[发明专利]具有肖特基势垒控制层的MOS器件

说明书

相关申请的交叉引用

本申请是2007年9月11日提交的、共同未决的美国专利申请No.11/900,616、名称为POWER MOS DEVICE的部分继续申请，也是2005年2月11日提交的、美国专利申请No.11/056,346(现在的专利号为7,285,822)、名称为POWER MOS DEVICE的继续申请，出于所有目的，将上述两个文献在此引入。

技术领域

本发明涉及金属氧化物半导体(MOS)器件及其制造方法。

背景技术

功率MOS器件通常在电子电路中使用。取决于应用，可能期待不同的器件特性。一个示例性应用是DC-DC转换器，其包括一个功率MOS器件作为同步整流器(也称为低端FET)，和另一个功率MOS器件作为控制开关(也称为高端FET)。低端FET通常要求较小的导通电阻，以便获得较好的功率开关效率。高端FET通常要求较小的栅极电容，以获得快速开关和良好性能。

晶体管的导通电阻(R_dson)值通常与沟道长度(L)成正比，与每单位面积(W)上的有源单元数量成反比。当选择R_dson的值时，应当考虑性能和击穿电压之间的权衡。为了减小R_dson的值，可以通过使用较浅的源极和本体来减小沟道长度，以及可以通过减小单元尺寸来增大每单位面积的单元数量。然而，由于击穿现象，沟道长度L通常受到限制。每单位面积的单元数量也由于制造技术以及由于需要使单元的源极区和本体区良好接触而受到限制。随着沟道长度和单元密度的增大，栅极电容也增大。为了减小开关的损耗，较低的器件电容是优选的。在某些应用(诸如，同步整流)中，存储的电荷以及本体二极管的正向压降也会导致效率损耗。这些因素一起便限制了DMOS功率器件的性能。

所期待的是：如果DMOS功率器件的导通电阻和栅极电容能够低于当前可达的水平，功率开关的可靠性和功率消耗都会改善。还可能有用的是：开发出实用的工艺，该工艺能够可靠地制造出改进的DMOS功率器件。

发明内容

为此，本发明提供了一种半导体器件及其制造方法，使得改善功率开关的可靠性和功率消耗。

在一个方面中，本发明提供一种形成在半导体衬底上的半导体器件，包括：漏极；覆盖所述漏极的外延层；以及有源区，包括：本体，所述本体置于所述外延层中，并具有本体顶表面；源极，所述源极嵌入在所述本体中，并从所述本体顶表面延伸至所述本体中；栅极沟槽，所述栅极沟槽延伸至所述外延层中；栅极，所述栅极置于所述栅极沟槽中；有源区接触沟槽，所述有源区接触沟槽通过所述源极和所述本体延伸至所述漏极中；以及有源区接触电极，所述有源区接触电极置于所述有源区接触沟槽内，其中所述有源区接触电极和所述漏极形成肖特基二极管；以及肖特基势垒控制层，所述肖特基势垒控制层置于与所述有源区接触沟槽邻近的所述外延层中。

在另一方面中，本发明提供一种制造半导体器件的方法，包括：在覆盖半导体衬底的外延层中形成栅极沟槽；在所述栅极沟槽中沉积栅极材料；形成本体；形成源极；形成有源区接触沟槽，所述有源区接触沟槽通过所述源极和所述本体延伸至所述漏极中；沉积肖特基势垒控制层；以及在所述有源区接触沟槽内布置接触电极。

附图说明

在以下具体描述和附图中公开了本发明的各种实施例。

图1A-1F示出了若干双扩散金属氧化物半导体(DMOS)器件的实施例。

图2是示出了降压(buck)转换器电路示例的示意图。

图3是示出了用于构造DMOS器件的制造工艺的实施例的流程图。

图4A-4U是具体示出了用于制造MOS器件的示例性制造工艺的器件横截面视图。

图5A-6B示出了制造步骤的附加可选实施例。

图7-10示出了制造工艺的可选改进，其中这些改进在某些实施例中使用以进一步增强器件性能。

具体实施方式

本发明可以用多种方式实现，包括实现为工艺、装置、系统、物的组合、计算机可读介质(诸如，计算机可读存储介质)或者计算机网络(其中，程序指令被通过光链路或者通信链路发送)。在本说明书中，这些实现，或者本发明可以采用的任何其他形式，都可以称为技术。被描述成“被配置为执行任务的组件”(诸如处理器或者存储器)既包括通用组件(其被临时配置为在给定时间执行任务)也包括专用组件(其被制造以执行任务)。通常，在本发明范围内，所公开的工艺步骤的顺序可以改变。