[发明专利]带隙基准电压发生电路

权利要求书

1.一种带隙基准电压发生电路，包括：

至少两个双极晶体管，所述双极晶体管的集电极连接至下限电源电压并被构造用来利用发射极-基极电压的差异产生基准电压；

运算放大器，被构造用来根据来自所述至少两个双极晶体管的所述基准电压和反相基准电压来输出基本上恒定的电压；

第一PMOS晶体管，所述第一PMOS晶体管的源极连接至上限电源电压，并被构造用来提供基准电流到所述至少两个双极晶体管；

第二PMOS晶体管，所述第二PMOS晶体管的源极连接至所述上限电源电压，当所述带隙基准电压发生电路处于睡眠模式时，所述第二PMOS晶体管导通，以便所述运算放大器的输出被充电到第一设定值而所述第一PMOS晶体管截止；

第三PMOS晶体管，所述第三PMOS晶体管的源极连接至所述上限电源电压；

第四PMOS晶体管，所述第四PMOS晶体管的源极连接至所述上限电源电压，而所述第四PMOS晶体管的栅极连接至所述第三PMOS晶体管的漏极，当所述带隙基准电压发生电路从所述睡眠模式转换到工作模式时，所述第四PMOS晶体管导通；

第一NMOS晶体管，所述第一NMOS晶体管的源极连接至所述下限电源电压，而所述第一NMOS晶体管的漏极连接至所述第四PMOS晶体管的漏极，当所述第四PMOS晶体管导通时，所述第一NMOS晶体管截止，以便所述第一NMOS晶体管的漏极电压被充电到所述第一设定值；以及

第二NMOS晶体管，所述第二NMOS晶体管的漏极连接至所述运算放大器，而所述第二NMOS晶体管的栅极连接至所述第一NMOS晶体管的所述漏极，当所述第一NMOS晶体管的所述漏极电压充电时，所述第二NMOS晶体管导通，以便所述运算放大器的所述输出从所述第一设定值放电到第二设定值。

2.根据权利要求1所述的带隙基准电压发生电路，进一步包括：

第三NMOS晶体管，所述第三NMOS晶体管的漏极连接至所述第二NMOS晶体管的源极，而所述第三NMOS晶体管的源极连接至所述下限电源电压，根据带隙基准电压发生电路的睡眠模式信号来使所述第三NMOS晶体管导通。

3.根据权利要求2所述的带隙基准电压发生电路，其中，根据所述睡眠模式信号和0V的带隙输出电压来使所述第一NMOS晶体管和所述第三NMOS晶体管截止。

4.根据权利要求1所述的带隙基准电压发生电路，进一步包括：

第五PMOS晶体管，所述第五PMOS晶体管的源极连接至所述第一PMOS晶体管的漏极，所述第五PMOS晶体管的栅极连接至所述下限电源电压，而所述第五PMOS晶体管的漏极连接至所述带隙基准电压发生电路的输出端；以及

第六PMOS晶体管，所述第六PMOS晶体管的源极和漏极连接至所述上限电源电压，而所述第六PMOS晶体管的栅极连接至所述带隙基准电压发生电路的所述输出端。

5.根据权利要求4所述的带隙基准电压发生电路，其中，所述第五PMOS晶体管和所述第六PMOS晶体管被构造用来在所述带隙基准电压发生电路的所述输出端作为低通滤波器来操作。

6.根据权利要求4所述的带隙基准电压发生电路，其中，所述第五PMOS晶体管和所述第六PMOS晶体管被构造用来去除高频噪声。

7.根据权利要求1所述的带隙基准电压发生电路，进一步包括：

第四NMOS晶体管，所述第四NMOS晶体管的源极连接至所述第三PMOS晶体管的漏极和所述第四PMOS晶体管的所述栅极，而所述第四NMOS晶体管的漏极连接至所述下限电源电压；以及

第五NMOS晶体管，所述第五NMOS晶体管的源极连接至所述下限电源电压，而所述第五NMOS晶体管的漏极连接至输出端。

8.根据权利要求7所述的带隙基准电压发生电路，其中，当所述带隙基准电压发生电路处于所述睡眠模式时，所述第五NMOS晶体管被构造用来设置带隙输出电压。

9.根据权利要求8所述的带隙基准电压发生电路，其中，所述带隙输出电压基本上是0V。

10.根据权利要求1所述的带隙基准电压发生电路，其中，所述运算放大器被构造用来放电至所述第二设定值，直到所述带隙基准电压发生电路的输出达到第三设定值。