[发明专利]用于分析读取失败的半导体存储设备和该设备的操作方法

说明书

相关申请的交叉引用

本美国非临时专利申请要求基于35U.S.C.§119、于2007年12月20日提交的韩国专利申请No.10-2007-0134413的优先权，通过引用在这里合并其全部内容如同整体阐明一样。

技术领域

本发明涉及半导体设备，并更具体地涉及可能经历读取失败的半导体存储设备以及分析所述读取失败的相关方法。

背景技术

半导体存储设备通常归类为：易失性存储设备，例如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)；和非易失性存储设备，例如电可擦除且可编程只读存储器(EEPROM)、铁电RAM、相变RAM、磁RAM(MRAM)、和闪存。如果中断对易失性存储器的供电，则所述存储器丢失其中存储的数据。相反，即使当切断非易失性存储器的电源时，所述存储器也保留其中存储的数据。闪存由于例如它们的相对快速的编程速度、低功耗和大数据容量，而在各种应用中被用作存储介质。

闪存包括用于存储数据的存储单元阵列。存储单元阵列将典型地包括多个存储块。每个存储块依次包括多个页，并且每一页由多个存储单元形成。典型地，闪存在每次对一页执行读和写操作的同时，将对整个存储块执行擦除操作。

在使用两级存储单元的闪存中，每个存储单元基于所述单元的阈值电压分布而可被归类为“导通单元(on-cell)”或“关断单元(off-cell)”。导通单元存储数据“1”，其被称作“擦除单元”。关断单元存储数据“0”，其被称作“编程单元”。每个导通单元可能被调节为例如具有-3V和-1V之间的阈值电压，而每个关断单元可能被调节为例如具有+1V和+3V之间的阈值电压。

闪存包括多个单元串。单元串由以下串选择晶体管、多个存储单元和地选择晶体管组成，所述串选择晶体管耦接到串选择线，所述多个存储单元中的每一个耦接到多条字线中的相应字线，并且所述地选择晶体管耦接到地选择线。串选择晶体管的源极/漏极区连接到位线，并且地选择晶体管的源极/漏极区连接到公共源极线。

在读操作期间，大约0V的选择性读电压(Vrd)被施加到选中的字线，而大约4.5V的非选择性(de-selective)读电压(Vread)被施加到每条未选中的(de-selected)字线。非选择性读电压具有足以导通与未选中的字线耦接的存储单元的电平。

在读操作期间，由于各种原因可能发生读取失败。这里，“读取失败”是指其中(1)已经被编程为导通单元(数据值“1”)的存储单元被感测为关断单元(数据值“0”)或者(2)已经被编程为关断单元(数据值“0”)的存储单元被感测为导通单元(数据值“1”)的读操作。

由于(1)电荷泄漏、(2)软编程(soft-programming)和(3)过编程(over-programming)而可能发生读取失败。当电荷从编程单元释放到沟道时，可能发生由于电荷泄漏的读取失败。当导通单元的阈值电压增加时，可能发生由于软编程的读取失败。当关断单元的阈值电压增加时，可能发生由于过编程的读取失败。

发明内容

根据本发明的实施例，提供了半导体存储设备，包括：非易失性存储器，具有多个存储单元；和存储器控制器，被配置成控制所述非易失性存储器的至少一些操作。所述存储器控制器包括纠错单元。而且，所述存储器控制器被配置成：至少部分基于所述纠错单元的输出，来确定在所述多个存储单元中的第一存储单元的读操作期间发生的读取失败是否由于电荷泄漏。

在一些实施例中，所述存储器控制器可以被进一步配置成：如果所述纠错单元的输出指示所述多个存储单元中的第一存储单元用数据“1”编程但是被感测为存储数据“0”，则增加选择性读电压，并且对所述多个存储单元中的第一存储单元执行第二读操作。所述存储器控制器还可以被配置成：通过增加选择性读电压并且对所述多个存储单元中的第一存储单元执行第二读操作，来确定读取失败是否由于软编程。在所述实施例中，所述存储器控制器可以被配置成：当在所述第二读操作期间未发生第二读取失败时，识别所述读取失败是由于软编程引起，并且当在所述第二读操作期间发生第二读取失败时，识别所述读取失败是由于过编程引起。

在一些实施例中，所述存储器控制器可以被配置成：当所述读取失败被识别是由于软编程或电荷泄漏引起时，通过电荷刷新操作来修复所述多个存储单元中的第一存储单元；当所述读取失败被识别是由于过编程引起时，通过增加非选择性读电压来修复所述多个存储单元中的第一存储单元。