[发明专利]用于单电压供电CMOS的开漏输出缓冲器

权利要求书

1.一种设置在供电电压端和接地端之间的输出缓冲器，所述输出缓冲器包括：

多个晶体管，所述多个晶体管被连接至输出垫片，并被配置为将所述输出垫片电连接至所述接地端；

多个阱偏压选择器，所述多个阱偏压选择器中的每个均被连接至多个浮阱中与之相关的一个浮阱，被配置为选择各自的反向阱偏压并将所选的反向阱偏压提供给所述与之相关的一个浮阱；以及

多个分压器，所述多个分压器中的每个均被连接至所述多个阱偏压选择器中与之相关的一个阱偏压选择器，并且被配置为产生各自的阱偏压参考电压。

2.如权利要求1所述的输出缓冲器，其中，所述多个晶体管包括第一晶体管、第二晶体管和第三晶体管；所述第一晶体管具有连接至所述输出垫片的第一电流承载端、连接至第一节点的栅端、连接至第三节点的第二电流承载端、以及连接至第一浮阱的体端；所述第二晶体管具有连接至所述第三节点的第一电流承载端和连接至所述供电电压的栅端；所述第三晶体管具有连接至所述第二晶体管的所述第二电流承载端的第一电流承载端、连接至所述接地端的第二电流承载端、以及接收输入电压的栅端；所述第二晶体管和所述第三晶体管的体端被连接至所述接地端。

3.如权利要求2所述的输出缓冲器，其中，所述第一、第二和第三晶体管是NMOS晶体管。

4.如权利要求3所述的输出缓冲器，其中所述多个阱偏置选择器中的每个还包括第一晶体管和第二晶体管；阱偏压选择器的所述第一晶体管的栅端被连接至所述阱偏压选择器的所述第二晶体管的第一电流承载端；所述阱偏压选择器的所述第二晶体管的栅端被连接至所述阱偏压选择器的所述第一晶体管的第一电流承载端；所述阱偏压选择器的所述第一晶体管的体端被连接至所述阱偏压选择器的所述第二晶体管的体端、连接至相应的浮阱、并连接至所述阱偏压选择器的所述第一晶体管的第二电流承载端和所述第二晶体管的第二电流承载端。

5.如权利要求4所述的输出缓冲器，其中，设置在所述阱偏压选择器中的至少之一内的所述第一晶体管和所述第二晶体管是本地PMOS晶体管，并且所述相应的浮阱是具有n型掺杂物的半导体区。

6.如权利要求5所述的输出缓冲器，其中，设置在所述阱偏压选择器中的至少之一内的所述第一晶体管和所述第二晶体管是NMOS晶体管，并且所述相应的浮阱是具有p型掺杂物的半导体区。

7.如权利要求6所述的输出缓冲器，其中，所述多个阱偏压选择器中的第一阱偏压选择器被连接在所述输出垫片与所述输出缓冲器的所述第一晶体管的所述栅端之间，并且所述多个阱偏压选择器的第二阱偏压选择器被连接在所述输出缓冲器的所述第一晶体管和所述第二晶体管的所述栅端之间。

8.如权利要求7所述的输出缓冲器，其中，第一分压器被连接在所述供电电压端与接地端之间，所述第一分压器包括第一晶体管和第二晶体管，所述第一分压器的所述第一晶体管的栅端和漏端被连接至所述供电电压端，所述第一分压器的所述第一晶体管的源端和所述第一分压器的所述第二晶体管的栅端和漏端被连接至所述第一分压器的输出端，并且所述第一分压器的所述第一晶体管和第二晶体管的体端被连接至所述接地端。

9.如权利要求8所述的输出缓冲器，其中，设置在所述第一分压器内的所述第一晶体管和所述第二晶体管是NMOS晶体管。

10.如权利要求9所述的输出缓冲器，其中，设置在所述第一分压器内的所述第二晶体管是本地NMOS晶体管。

11.如权利要求10所述的输出缓冲器，其中，第二分压器被连接在所述供电电压端与所述输出垫片之间，所述第二分压器包括第一晶体管和第二晶体管，所述第二分压器的所述第一晶体管的栅端被连接至所述第一分压器的所述输出端，所述第一晶体管的第一电流承载端被连接至所述供电电压端，所述第二分压器的所述第一晶体管的漏端和所述第二分压器的所述第二晶体管的栅端和漏端被连接至所述第二分压器的输出端，所述第二分压器的所述第二晶体管的源端被连接至所述输出垫片，所述第二分压器的所述第一晶体管的体端被连接至第二浮阱，并且所述第二分压器的所述第二晶体管的所述体端被连接至所述第一浮阱。

12.如权利要求11所述的输出缓冲器，其中，设置在所述第二分压器内的所述第一晶体管和所述第二晶体管是本地NMOS晶体管。

13.如权利要求12所述的输出缓冲器，进一步包括PMOS晶体管，所述PMOS晶体管具有被连接至第一节点的栅端和源端以及被连接至所述供电电压的漏端。