[发明专利]高电压应力测试电路

说明书

技术领域

本发明涉及用于半导体器件的高电压应力(High Voltage Stress：HVS)测试电路，并且更具体地说，涉及用于解码器的HVS测试电路，该HVS测试电路具有数量大为减少的高电源电压晶体管。

背景技术

本申请要求于2008年1月14日提交的韩国专利申请No.10-2008-0003774的优先权，通过引用将其全部内容合并于此。

通常，在半导体器件的制造期间要进行测试。具体地说，该测试对制造的半导体器件的半导体元件进行操作以快速测试其电气特性和功能特性，并将可接受产品与不可接受产品区分开。此外，通过收集并分析该测试的测试数据并应用该测试数据来改进产品的制造工艺，可以在实质上改善诸如所述半导体器件的产品的电气和/或功能特性以及产量(yield)。

例如，在HVS测试中，例如可以通过向半导体器件的MOS晶体管的绝缘膜的两端施加应力来发现一个或更多个缺陷(或潜在的缺陷)。具体地说，在HVS测试中，向绝缘膜的两端强制施加高电源电压。结果，缺陷被发现，并且例如通过先行(preemptively)消除潜在缺陷而实质上改善产品的可靠性。

图1是现有技术的1比特n沟道金属氧化物半导体(“NMOS”)的示意图。通常，半导体器件包括各种类型的解码器，例如，如图1中示出的1比特NMOS解码器。在正常模式下的操作中，图1所示1比特NMOS解码器基于施加到晶体管12的数字数据DH的逻辑状态，生成两个输入电压电平V11和V12的一个，作为输出信号DOUT1的电压电平。如图1所示，作为数字数据DH的反转(inverted)数字数据的反转数字信号DHB被施加到晶体管11。

为了在短时间段内对解码器的晶体管11和12进行HVS测试，当两个输入电压电平V11和V12被维持在接地电压VSS时，必须在高电源电压HVDD下施加数字数据DH和反转数字数据DHB。

此外，为了进行HVS测试，在半导体器件中包含有HVS测试电路。具体地说，在正常模式下，由HVS测试电路(基于输入数据的逻辑状态)提供数字数据DH和反转数字数据DHB以具有相反的逻辑状态，而在HVS测试模式下，在高电源电压HVDD下(与输入数据的逻辑状态无关)提供数字数据DH和反转数字数据DHB。

图2是根据现有技术的HVS测试电路的示意图。如图2所示，现有技术的HVS测试电路包括用于基于输入数据DI生成内部数据IDI和反转内部数据IDIB的内部数据生成单元110，以及用于通过将内部数据IDI和反转内部数据IDIB电平移位到高电源电压HVDD来生成输出数据ODI和反转输出数据ODIB的电平移位器(level shifter)130。因此，低电源电压LVDD被用在内部数据生成单元110中，而高电源电压HVDD被用在电平移位器130中。

同时，如图3所示，通常利用六个使用高电源电压HVDD的晶体管131-136来实现电平移位器130，图3是根据现有技术的电平移位器的示意图。具体地说，响应于反转输出数据ODIB和输出数据ODI的下拉，p沟道金属氧化物半导体(“PMOS”)晶体管131和PMOS晶体管132使输出数据ODI和反转输出数据ODIB上拉到高电源电压HVDD。此外，PMOS晶体管133和134用作电阻，以减小在输出数据ODI和反转输出数据ODIB切换期间可能产生的短路电流。此外，响应于反转输出数据ODIB和输出数据ODI的上拉，NMOS晶体管135和NMOS晶体管136将输出数据ODI和反转输出数据ODIB下拉到接地电压VSS。

再次参照图2，HVS测试电路进一步包括用于基于输出数据ODI和反转输出数据ODIB生成数字数据DH和反转数字数据DHB的测试响应单元150。测试响应单元150通常包括两个逻辑和门(logical sum gate)151和152。在测试模式信号VTEST被激活为高逻辑状态的HVS测试模式下，两个逻辑和门151和152对数字数据DH和反转数字数据DHB进行控制，以使得它们具有高逻辑状态，而与输出数据ODI的逻辑状态以及反转输出数据ODIB的逻辑状态无关。此外，如图4所示，两个逻辑和门151和152中的每一个通常使用六个晶体管21-26来实现，图4是根据现有技术的逻辑和门的示意图。如图4所示，测试响应单元150例如使用高电源电压HVDD并分别接收分别对应于输出数据ODI和反转输出数据ODIB(图2)的第一输入INl和第二输入IN2，并且例如输出对应于数字数据DH或反转数字数据DHB(图2)的输出信号OUT。