[发明专利]具有降低的延迟时间不确定性的收发器系统

说明书

相关申请的交叉参考

本申请要求Neville Carvalho等人于2007年12月21日提交的名为 “Tranceiver System With Reduced Latency Uncertainty”(“具有降低的 延迟时间不确定性的收发器系统”)的美国临时申请No.61/009,012的权 益，并将其作为参考合并于此。

技术领域

本发明涉及降低延迟时间不确定性。

背景技术

图1是具有延迟时间不确定性的系统的框图。在图1中，系 统100包括接收机110、字调整器(aligner)120、用户逻辑130、相 位交叉先入先出(FIFO)150和发射机160。接收机和发射机在此可 以分别表示为RX和TX。接收机和发射机的组合在此可以被称为收发 器。除了指示接收机和发射机的组合，收发器还可以在此用于指接收 机或发射机。由于系统100包括收发器，因此其可以在此被称为收发 器系统。系统100还可以在此处被称为器件，更特别地称为收发器器 件，即包括收发器的器件。术语收发器系统和收发器器件(除了用于 指具有收发器的系统或器件外)还可以在此用于指收发器。

系统100可以是可编程逻辑器件(PLD)。然而，系统100不 限于PLD，而可以是任何电路或器件。在系统100的示例中，字调整器 120、用户逻辑130和相位交叉先入先出(FIFO)150是PLD核心的一部 分，这部分也可以被称为PLD结构(fabric)。

接收机110包括输入接口(I/F)111、时钟数据恢复(CDR) 单元112、将串行数据转换为并行数据的解串器113以及分配器116。 解串器113包括通过串行时钟工作的串行寄存器114和通过并行时钟 工作的并行寄存器115，它们还可以在此被称为恢复时钟或接收器并 行时钟。CDR单元112接收输入数据并且恢复来自该输入数据的串行 输入时钟。CDR单元112将输入数据提供到解串器113并且将串行输 入时钟提供到分配器116。分配器116是N分配器，其将串行输入时 钟除以N以提供接收机并行时钟，其中N是表示接收机并行时钟每周 期的位数量的整数并且可以在此被称为解串因数。在一个示例中，N 等于10，但N还可以等于任意大于1的整数。

分配器116可以产生具有任意N相的恢复时钟。图2示出了 关于图1中的串行时钟和串行输入数据流的恢复时钟的不同相位。在 图2中，串行输入数据流和串行时钟分别由信号210和220表示。类 似地，具有相位0，1，2，3，4和9的并行时钟分别通过信号230， 231，232，233，234和239表示。在图2中，N被假设为10，并且因 此恢复时钟具有10个不同相位，这10个相位被编号为相位0至9。 这10个相位在解串器113中产生10个不同的字顺序。在图2的示例 中，相位0产生10位并行字，这10位在周期0包括位D9，D8，D7，D6， D5，D4，D3，D2，D1和D0并且在周期1包括位D19，D18，D17，D16， D15，D14，D13，D12，D11和D10；相位1产生10位并行字，这10位 在周期0包括位D0，X，X，X，X，X，X，X，X和X(其中X表示任意位) 并且在周期1包括位D10，D9，D8，D7，D6，D5，D4，D3，D2和D1；相位 2产生10位并行字，这10位在周期0包括位D1，D0，X，X，X，X，X，X， X和X并且在周期1包括位D11，D10，D9，D8，D7，D6，D5，D4，D3和 D2；并且相位9产生10位并行字，这10位在周期0包括位D8，D7，D6， D5，D4，D3，D2，D1，D0和X并且在周期1包括位D18，D17，D16，D15， D14，D13，D12，D11，D10和D9。应该注意的是对于每个相位0-9，周 期0是包括位D0的第一周期并且周期1是直接跟在周期0后的周期。