[发明专利]振荡器及用于产生周期信号的方法

说明书

技术领域

本发明涉及一种振荡器，特别涉及一种数字控制振荡器。

背景技术

近年来，随着深亚微米(deep-submicron)技术的演进，具有高性能以及易制作的集成电路(Integrated Circuit；以下简称IC)的发展逐渐引人注目。可扩展的微处理器(scalable microprocessor)系统以及绘图处理器系统可经济有效地(cost-effectively)应用在先前的技术，用以增加时钟频率(clock rate)、降低功率损耗，并减少设计循环(design turn around)的时间。在IC模块中，同步化是个重要的议题。因此，人们将大量努力集中在高性能数字接口电路(digital interfacecircuit)，以和其它数字系统进行通信。锁相环(Phase Locked Loop；以下简称PLL)被广泛利用在许多高速微处理器及储存器中。传统的模拟PLL通常具有较佳的抖动(jitter)以及歪斜(skew)特性，但其制作需要较长的时间，而且依赖于制程。相反的，数字PLL可被转移至不同的制程。此外，通过比例CMOS技术(scalingCMOS technology)的好处，数字PLL可操作在较低的工作电压，以具有较佳的电源管理。为了使数字PLL应用在不同的时钟产生电路或相位校准电路中，操作频率的范围愈大愈好，方能符合不同产品的规格。此外，具有较大范围的PLL应该忍受较大的时钟频率、制作以及温度的变化。

图1为习知数字控制振荡器的示意图。如图1所示，习知数字控制振荡器(Digital Controlled Oscillator，DCO)10具有延迟线12以及相位选择器14。相位选择器14经过输出信号Out控制延迟单元121～12n。

PLL的最大操作频率取决于数字控制振荡器的单一延迟单元(121～12n)的频宽，而PLL的最小操作频率取决于延迟线12的总延迟时间。习知的数字控制振荡器的最大操作频率范围如下示：

F=1T]]>

T_l≤T≤C_max*Δt+T_l

其中，T为延迟线12的总延迟时间，T_l为所有控制位均为低时的原始延迟时间，Cmax为延迟线12的延迟单元121～12n的最大数量。由上述方程可知，操作频率的范围可以均衡(trade off)硬件的复杂度和时间分辨率。可以通过增加延迟单元的最大数量或者单个延迟单元的延迟时间来扩展操作频率的范围。然而，前者增加了硬件的复杂度，而后者降低了时间分辨率。为了可同时符合所需的最大及最小速度，习知的数字PLL所需的数字控制振荡器需由高频宽的延迟单元121-12n所构成。然而，为了使具有高频宽延迟单元的数字控制振荡器具有合理的芯片面积，单一延迟单元的频宽与延迟线12的长度间的取舍将实质上限制操作频率范围的最大与最小值的比率。

发明内容

有鉴于习知数字控制振荡器操作频率范围与硬件的复杂度以及时间分辨率间的矛盾，本发明提供一种振荡器及用于产生周期信号的方法。

本发明提供一种振荡器，包括循环控制器以及再循环延迟线模块。循环控制器用以产生循环控制信号。再循环延迟线模块用以提供周期信号。再循环延迟线模块执行再循环操作。再循环操作的再循环次数取决于循环控制信号。

本发明另提供一种振荡器，包括再循环延迟线模块以及第二延迟线。再循环延迟线模块执行再循环操作。在再循环操作下，再循环的次数取决于循环控制信号。再循环延迟线模块包括第一延迟线。第二延迟线耦接再循环延迟线模块。

本发明更提供一种用以产生周期信号的方法，包括当再循环模式被使能时，对第一闭合回路执行再循环操作，所述第一闭合回路包括第一延迟线；当所述再循环模式被禁能时，将第二延迟线连接所述第一延迟线，并形成第二闭合回路；以及从所述第二闭合回路输出所述周期信号。

与习知数字控制振荡器相比，本发明提供的振荡器及其控制方法，通过重复使用延迟单元，可增加操作频率的范围，而不需额外增加延迟单元的数量，具有较小硬件开销。

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1为习知数字控制振荡器的示意图；

图2为数字循环控制振荡器的方块图；