[发明专利]一种嵌入式动态随机存储器结构

说明书

技术领域

本发明属于一种计算机系统的存储器电路，特别是一种嵌入式动态随机存储器(eDRAM)电路。

背景技术

长期以来在计算机系统的设计和制造中，半导体工业界将微处理器和内存分别采用不同的工艺技术生产并实现在不同的芯片上，以达到最大满足设计需求的目的。微处理器生产线用逻辑工艺制造，采用快速晶体管和多层金属互联来实现高速逻辑互联、提高工作频率和系统性能；而内存生产线用DRAM(dynamic random access memory，动态随机存储器)工艺制造，采用尽可能小的单元面积电容、低漏电晶体管以及多层多晶硅互联来实现低成本、大容量以及低的刷新频率。随着工艺技术水平的不断进步，这两个分立发展的产品之间逐渐形成了两种趋势：1)处理器的工作速度以每年超过60％的比率增加；2)单个内存芯片上的容量以每年超过60％的比率增加，然而内存的访存延迟改善率却不到10％。这两个趋势导致了日益严重的“处理器-内存性能差异”，极大的影响了计算机系统性能的提升。

目前架构工程师采用层次化存储结构，通过增加多级的高速缓存(cache)来试图弥补这种差异。但是在逐级发生访存缺失的情况下，这种结构只会使内存访问延迟时间变得更长。尽管使用了越来越大容量的片上或分立缓存和越来越复杂的处理器技术(如乱序执行、动态调度、超标量、超长指令字等)，但内存的高访问延迟和低带宽(受封装引脚限制)在很多应用领域，特别是数据的时间局限性和空间局限性不能很好满足的应用中，仍成为了影响计算机系统整体性能提升的瓶颈。

与此同时，随着内存容量的不断增加以及内存标准的不断改进，单个内存芯片上集成了更多的外围译码逻辑电路和工作频率更快的接口电路，内存工艺的金属互联层数也逐渐增加，这都使得将微处理器(或运算单元)与内存(DRAM)集成在一个芯片上成为可能。这种集成可以充分利用DRAM结构自身的高带宽，而不用受封装引脚个数限制；同时微处理器与内存之间进行的是片上互联，而不需通过片间的大驱动电容进行；再则嵌入式存储器的工作电压也可以与微处理器等逻辑电路一致，而不需采用分立器件所要求符合的较高电压标准。这些都使得整个系统的延迟时间、功耗以及系统复杂度大大降低，可以非常有效地解决传统的内存访问瓶颈问题。采用将微处理器(processor)与动态随机存储器(DRAM)集成，而不是仅仅增加片上静态随机存储器(SRAM)容量的优势在于：同样面积下DRAM的集成度是SRAM集成度的20～40倍。然而动态随机存储器(DRAM)固有的电路结构和定时刷新要求，使得其的工作速度较慢以及访问延迟时间较长。

发明内容

本发明的目的是提出一种采用静态随机存储器装置来加快访存速度，以提升计算机系统整体性能的嵌入式动态随机存储器电路，以克服传统嵌入式动态随机存储器电路中工作速度慢、访问延迟时间长的不足的缺陷。

为了实现上述目的，本发明由接口控制电路，两个静态随机存储器装置(SRAM)，访存控制模块和嵌入式动态随机存储器阵列核构成，接口控制电路通过两个静态随机存储器装置与访存控制模块相连，访存控制模块与嵌入式动态随机存储器阵列核相互连接。其特点是：所述接口控制电路、两个静态随机存储器装置(SRAM)、访存控制模块和嵌入式动态随机存储器阵列核集成在同一半导体芯片上，其中：

接口控制电路：负责接收外部处理器发送的各种访存请求，根据操作类型决定对静态随机存储器的读取。同时，它还能实现接口标准的各种时序要求，并确保两个静态随机存储器中锁存内容地址不冲突，以避免数据一致性问题。接口控制电路1支持同时对两个静态随机存储器装置进行读取操作。

静态随机存储器装置：负责完成从接口控制电路1过来的特定读取请求。如果访存请求的地址内容已经存储在SRAM中，则可以快速经过译码等逻辑电路完成数据读写，避免频繁的对大容量的、慢速的嵌入式动态随机存储器阵列核的访问操作；如果访存请求的地址内容不包含在SRAM中，则发出访问嵌入式动态随机存储器阵列核的请求，通过宽的数据总线快速完成替换和更新，再按照前一种情况执行完成外部的访问请求。

访存控制模块：用于仲裁两个静态随机存储器装置对嵌入式动态随机存储器阵列核的访问请求，并完成对允许的访问请求的操作。

嵌入式动态随机存储器阵列核：负责数据存储。