[发明专利]∑-Δ调制电路、方法及相应的锁相环路

说明书

技术领域

本发明涉及锁相环路(PLL)，特别是涉及应用于锁相环路的∑-Δ调制器。

背景技术

锁相环路(PLL)是一种利用反馈控制原理实现频率与相位同步的技术，其广泛应用于无线通信、数字电视、广播等众多领域中。一个基本的锁相环路往往包括相位比较器(PFD)、低通滤波器(LPF)和压控振荡器(VCO)。在实际应用中，往往在反馈回路上设置分频器(Divider)，以执行分频产生反馈信号。

具体请参考图1，其示出了一种常见的分数分频锁相环(FNPLL)的结构框图。如图所示，该锁相环路包括相位比较器(PFD)10、电荷泵(Charge-Pump)20、低通滤波器(LPF)30、压控振荡器(VCO)40和分频器(Divider)50。相位比较器10通过比较基准信号和反馈信号以确定相位差来产生控制信号；电荷泵20响应于来自相位比较器10的控制信号(增加控制信号(UP)和减少控制信号(DN))而产生具有受控电平的电荷泵电流，并提供给低通滤波器30；低通滤波器30将输入信号的高频成分滤除，以向压控振荡器40产生被滤波的电压；压控振荡器40产生具有与来自低通滤波器30的被滤波电压成比例的频率输出信号；分频器50以预定的因子对压控振荡器40的输出信号执行分频，以产生反馈信号。其中预定因子的产生往往利用∑-Δ调制器60来将分数输入(Fraction)转化为整数(Integer)输出，而提供给分频器50，来以此整数输出作为预定因子，对压控振荡器40的输出信号执行分频。当然，当此锁相环路用于扩频调制时，∑-Δ调制器60的输入端接收调制三角波，从而构成扩频锁相环(spread spectrum phase locked loop，SSPLL)。

现有技术中，用于锁相环路的∑-Δ调制器往往为多级噪声整形(MASH)结构，其往往通过多个一阶∑-Δ调制器串联构成。具体请参考图2与图3，其分别为一阶∑-Δ调制器的离散时间等效模型以及MASH类型的∑-Δ调制器的结构框图。如图2，其中1/1-Z^-1是积分器的等效模型，而1bit ADC(模数转换器所产生的码流)被加性噪声源q(n)替代，嵌在反馈环路中的1bit DAC(数模转换器所产生的码流)被一个单位时延Z^-1替代，以避免在离散时间模型内出现无时延反馈环。q(n)是与输入信号无关的白噪声，用它能够方便地描述∑-Δ调制器在大量信号作用下的平均行为，分析可得其输入、输出关系式如下：

Y(z)＝X(z)+(1-Z^-1)Q(z)；              (1)

由上式可知，在信号频谱X(z)未变的同时，白噪声Q(z)被(1-Z^-1)加权而成为“高通”形状。此现象正是所谓的“噪声成形”。加权函数(1e^-j2πfT)的零点f＝0使得基带内噪声被大大压缩；而在带外的高频端，噪声却略有上升。

标准的MASH结构如图3所示，它实际上是L个一阶∑-Δ调制器的串联，其中前一级的调制器内的1bit ADC的量化噪声被送入下一级进行再量化，然后将各级的输出码流送入运算处理节点进行处理，以抵消各级的量化噪声。最后输出了经(1-Z^-1)^L成形处理后的低分辨率码流。其中各级的输入输出关系如下：

第一级：Y₁(z)＝X(z)+(1-Z^-1)Q₁(z)；                     (2)

将-Q₁(z)送入第二级，有：Y₂(z)＝-Q₁(z)+(1-Z^-1)Q₂(z)；   (3)

再将-Q₂(z)送入第三级，有：Y₃(z)＝-Q₂(z)+(1-Z^-1)Q₃(z)； (4)

……

直至Y_L(z)＝-Q_L-1(z)+(1-Z^-1)Q_L(z)；                     (5)

而运算处理节点使得：

Y(z)＝Y₁(z)+(1-Z^-1)Y₂(z)+L+(1-Z^-1)^L-1Y_L(z)