[发明专利]基于近似下三角结构校验矩阵的低时延IRA码编码器

权利要求书

1.一种基于近似下三角结构校验矩阵的低时延IRA码编码器，其特征在于， 包括：校验矩阵预处理模块、信息比特缓存模块、信道编码模块，其中：

校验矩阵预处理模块对IRA码校验矩阵左边随机构造部分进行列交换处理， IRA码校验矩阵左边随机构造部分即为校验矩阵的H1部分，使校验矩阵的H1部 分满足近似下三角结构，并将交换处理后校验矩阵提供给信道编码模块，将校验 矩阵H1部分每行中1元素的最大列号提供给信息比特缓存模块；

信息比特缓存模块接收待编码的信息比特，并将其缓存，同时接收校验矩阵 预处理模块传输过来的列交换处理后校验矩阵H1部分，每接收到每行中1元素 的最大列号即将信息比特传输给信道编码模块，控制信道编码模块进行编码；

信道编码模块接收到信息比特缓存模块发送过来的信息比特，并根据列交换 处理后的校验矩阵对信息比特进行编码；

校验矩阵H＝(H1|H2)。

2.根据权利要求1所述的基于近似下三角结构校验矩阵的低时延IRA码编 码器，其特征是，所述校验矩阵预处理模块，其通过列交换使校验矩阵的H1部 分变为近似下三角结构，具体如下：依次扫描校验矩阵H1部分每行中1元素的 列号，如果某个1元素的列号大于“上一行1元素的最大列号加1”，则交换该 列与“上一行1元素的最大列号加1”那一列，如果小于或者等于则不做任何交 换。

3.根据权利要求1所述的基于近似下三角结构校验矩阵的低时延IRA码编 码器，其特征是，所述信息比特缓存模块，其负责从信源接收信息比特并进行缓 存，并根据列交换处理后的校验矩阵H1部分每行中1元素的最大列号控制信道 编码模块进行编码，由于校验矩阵经过了列交换预处理，将处理后校验矩阵H1 部分每行中1元素的最大列号提供给了信息比特缓存模块，信息比特缓存模块不 用等信息比特全部缓存，即提早开始提供信息比特给信道编码模块进行编码。