[发明专利]浅沟槽结构制作方法

说明书

技术领域

本发明涉及半导体制作技术领域，特别涉及浅沟槽结构制作方法。

背景技术

半导体集成电路的发展方向为增加密度与缩小元件。在集成电路制作中，隔离结构是一种重要技术，形成在硅基底上的元件必须与其他元件隔离。随着半导体制作技术的进步，浅沟槽隔离(Shallow Trench Isolation，STI)技术已经逐渐取代了传统半导体器件制作所采用的如局部硅氧化法(LOCOS)等其他隔离方法。

现有浅沟槽隔离结构的制作方法一般包括：在高温氧化炉管内氧化硅晶圆，在硅衬底上形成衬垫氧化层(Pad Oxide)和氮化硅层(Nitride)，再进行浅沟槽蚀刻，之后在浅沟槽的底部及侧壁以热氧化工艺形成衬底氧化层(Liner)，并以例如低压化学气相淀积(LPCVD)工艺或高浓度等离子-化学气相沉积(HDP-CVD)工艺在所述衬底氧化层上形成用于填充浅沟槽的填充氧化层，接着以化学机械研磨(CMP)技术去除表面多出的材料，并以氮化硅层作为研磨终止层，留下一平坦的表面，最后再将氮化硅层和衬垫氧化层去除，以供后续工艺的制作。

由于现有技术中，浅沟槽是利用蚀刻工艺形成的，其各转角大多呈尖锐状，所述浅沟槽的形状不仅影响后续沟槽的填充效果，而且尖锐的浅沟槽转角还容易引起边缘漏电，使得器件电学性能下降。另外，浅沟槽进行填充采用的是化学气相淀积(CVD)工艺，特别是高浓度等离子-化学气相沉积(HDP-CVD)工艺，而在浅沟槽的底部及侧壁形成的衬底氧化层由于厚度较小，一般例如为30埃至200埃。在形成填充氧化层的过程中，等离子体会不断轰击衬底氧化层，特别是对于衬底氧化层中位于浅沟槽各转角处的呈尖锐状的那一部分，受到等离子体侵蚀会更加明显，膜层厚度会被磨薄，甚至会出现被穿破并进而破坏位于衬底氧化层之下的硅衬底的情形，产生漏电流，降低浅沟槽的隔离特性，从而导致最终形成的半导体器件的质量下降。

发明内容

本发明解决的问题是提供一种浅沟槽结构制作方法，避免了现有技术中由于多晶硅层表面沾染的杂质影响产品良率的问题。

为解决上述问题，本发明提供一种浅沟槽结构制作方法，包括：提供半导体衬底，在所述半导体衬底上形成浅沟槽；在所述浅沟槽内形成氧化物牺牲层；去除所述氧化物牺牲层；在所述浅沟槽内形成衬底氧化层；在所述衬底氧化层上形成用于填充浅沟槽的填充氧化层。

可选地，形成所述氧化物牺牲层的方法为热氧化工艺。

可选地，所述热氧化工艺包括原位蒸汽生成工艺。

可选地，形成所述氧化物牺牲层的温度条件为800摄氏度至1200摄氏度。

可选地，所述氧化物牺牲层的厚度为30埃至200埃。

可选地，所述氧化物牺牲层的材料为氧化硅。

可选地，形成氧化物牺牲层的次数为至少二次。

可选地，去除所述氧化物牺牲层的方法为干法蚀刻工艺或湿法蚀刻工艺。

可选地，形成所述衬底氧化层的方法为热氧化法。

可选地，形成填充氧化层的方法为高浓度等离子-化学气相沉积工艺。

与现有技术相比，本发明技术方案在制作浅沟槽结构工艺中在浅沟槽内形成衬底氧化层之前额外增加了在浅沟槽内形成氧化物牺牲层并于后续再予以去除的工艺步骤，使得浅沟槽各转角得以圆化，改善浅沟槽内的应力环境，避免在执行后续工艺制作时对浅沟槽(特别是顶端转角)的破坏，提高半导体器件的电学性能，进而提升半导体产品的良率。

附图说明

图1为根据本发明实施方式中浅沟槽结构制作方法的流程图；

图2至图6为根据图1流程制作浅沟槽结构的结构示意图。

具体实施方式

发明人发现，在制作浅沟槽结构时，浅沟槽各转角呈尖锐状，且在后续利用HDP-CVD工艺形成填充氧化层时，由于HDP具有一定的刻蚀能力，等离子体对衬底氧化层造成轰击，且衬底氧化层厚度较小，特别是浅沟槽各转角位置处的衬底氧化层也呈尖锐状，因此衬底氧化层在等离子体轰击下非常容易被破坏，导致填充氧化层直接与浅沟槽内的硅衬底接触，使得浅沟槽内的应力变化，甚至会破坏浅沟槽内的晶格，使晶格产生缺陷，从而导致半导体器件的电学性能下降。