[发明专利]基于锁相环的时钟发生器及时钟发生方法

说明书

技术领域

本发明涉及脉冲发生器领域，特别涉及一种基于锁相环的时钟发生器及时钟发生方法。

背景技术

在电子系统中，时钟相当于心脏，时钟的性能和稳定性直接决定着整个系统的性能。目前，常用的时钟源有晶体振荡器(XO，又简称晶振)和锁相环(PLL)电路。其中，晶体振荡器时钟通常仅局限在一个频率工作，且较精确的晶体振荡器价格也相对昂贵。锁相环电路通常由相频检测器(PFD)、电荷泵、低通滤波器(LPF)和压控振荡器(VCO)等组成，因其可使用较为廉价的低频晶体，具有更宽的频率输出范围和更高的设计灵活性，而得到了广泛的应用。

随着芯片集成度、复杂度和功能需求的增加，在很多数字电路系统中，都需要为芯片内部各个功能模块及外围设备提供不同频率和相位的时钟信号。多时钟域的时钟产生和时钟树结构的设计是每个芯片设计工程师必须解决的问题。

图1为现有的一种基于锁相环的时钟发生器示意图，如图1所示，该时钟发生器包括晶体振荡器101、锁相环电路102、多路选择器103及由多个D触发器组成的数字时钟分频器104。晶体振荡器101发出的时钟信号发至锁相环电路102，由锁相环电路102转换为多路不同相位、固定频率的时钟信号后，再发往多路选择器103，选出其中的一路时钟信号发往数字时钟分频器104，实现对该路时钟信号的分频。

但是，该种基于锁相环的时钟发生器输出的时钟信号，通常只能是PLL电路输出频率的二分频、四分频等，其输出的频率也不能覆盖输出频率范围中的每一个点，且其的最大频率会受到PLL电路的振荡频率的限制，带宽较窄。因此，当电子系统较为复杂时，利用上述现有的基于锁相环的时钟发生器仍无法只利用单个晶体振荡器就获得所有需要的时钟频率，只能在该较复杂的电子系统中设置多个不同的振荡器和锁相环，以得到所需的不同频率的时钟信号。

另外，上述现有的基于锁相环的时钟发生器还存在输出相位数量受到PLL产生的相位数量的限制、输出频率的调整步距太大、相位调整受到数字多路选择器精度的限制等问题。

发明内容

本发明提供一种基于锁相环的时钟发生器及时钟发生方法，以改善现有时钟发生器输出时钟信号的带宽较窄的现象。

为达到上述目的，本发明提供的一种基于锁相环的时钟发生器，包括：

晶体振荡器，用于输出初始时钟信号；

锁相环电路，用于接收所述晶体振荡器输出的所述初始时钟信号，输出具有不同相位的多个第一多路时钟信号；

还包括：

时钟调整模块，用于接收所述锁相环电路输出的各所述第一多路时钟信号，根据目标时钟信号的预定频率及相位分别对各所述第一多路时钟信号进行频率及相位调整，输出分别与各所述第一多路时钟信号对应的多个第二多路时钟信号；

倍频电路输出模块，用于接收、合并所述时钟调整模块输出的各所述第二多路时钟信号，输出具有所述预定频率和相位的所述目标时钟信号。

在本发明的一个实施例中，所述时钟调整模块包括脉冲发生模块和使能信号发生模块，所述使能信号发生模块接收部分或全部所述锁相环电路输出的所述第一多路时钟信号，根据所述目标时钟信号的预定频率及相位输出分别与各所述第一多路时钟信号对应的第二使能信号，所述脉冲发生模块的输入端接收所述锁相环电路输出的各所述第一多路时钟信号，使能端接收所述使能信号发生模块输出的各所述第二使能信号，输出端输出分别与各所述第一多路时钟信号对应的多个所述第二多路时钟信号。

在本发明的一个实施例中，所述使能信号发生模块包括同步校准模块和可编程计算模块，所述可编程计算模块接收部分或全部所述锁相环电路输出的所述第一多路时钟信号，根据所述目标时钟信号的预定频率及相位计算及输出分别与各所述第一多路时钟信号对应的第一使能信号，所述同步校准模块的输入端接收部分或全部所述锁相环电路输出的所述第一多路时钟信号，使能端接收所述可编程计算模块输出的各所述第一使能信号，输出端输出发往所述脉冲发生模块使能端的各所述第二使能信号。

在本发明的一个实施例中，所述倍频电路输出模块包括或门电路和触发器，所述或门电路对所述时钟调整电路输出的各所述第二多路时钟信号进行合并，并经过所述触发器输出具有所述预定频率和相位的所述目标时钟信号。

本发明具有相同或相应技术特征的一种基于锁相环的时钟发生方法，包括步骤：

利用晶体振荡器输出初始时钟信号；

利用锁相环电路对所述晶体振荡器输出的所述初始时钟信号进行复数化处理，输出具有不同相位的多个第一多路时钟信号；