[发明专利]双向低压穿通瞬态电压抑制二极管及其制作方法

说明书

技术领域

本发明涉及半导体器件领域，具体涉及双向低压瞬态电压抑制器件的领域，为一种双向低压穿通瞬态电压抑制二极管及其制作方法。

背景技术

目前低工作电压的电子电路广泛应用于电子产业，随着电路的工作电压降低，意味着电路不被损伤时所承受的最大电压也在降低。为保护目前低电压工作的电路，尤其是工作在5V以下的电路，迫切需要采用低击穿电压的瞬态电压抑制器进行保护。

传统的过压保护器件之一是反偏应用的齐纳二极管。这种器件在5V以上的保护性能良好，但是当击穿电压降低到5V以下时，它具有非常大的泄漏电流和高的电容值。这些缺点增大它的功耗，并且限制器件工作的频率。

相比齐纳二极管，传统的单基区穿通二极管具有较小的泄漏电流和较低的电容，但是作为低电压的过压保护器件，它的大电流钳位特性差。

为改进传统的单基区穿通二极管的大电流钳位特性，SemTech公司提出了n+p+p-n+的穿通二极管结构的低压瞬态抑制器。这种器件相对于以前的器件，具有更小的泄漏电流、更低的电容以及更好的钳位特性。但是这种器件结构正反向不对称，造成它的电流电压特性正反向不对称。为此，要实现双向保护，SemTech公司用两个这种瞬态抑制器件方向并联组成双向过压保护的电路。这样用两个器件完成双向保护，不可避免增加了成本。

发明内容

本发明所要解决的技术问题在于提供一种双向低压穿通瞬态电压抑制二极管，不仅可以实现低泄漏电流、低钳位电压、低电容，还可以实现双向过压保护。

本发明所要解决的另一技术问题在于提供一种上述双向低压穿通瞬态电压抑制二极管的制作方法。

本发明解决上述技术问题所采取的技术方案是：一种双向低压穿通瞬态电压抑制二极管，所述的二极管自下而上由五个区域构成硅片，硅片正面和背面均形成有金属电极，五个区域包括：

第一区域为n型掺杂的n+衬底；

第二区域为p型掺杂的p+埋层；

第三区域为p型掺杂的p-外延层；

第四区域为p型掺杂的p+扩散区；

第五区域为n型掺杂的n+扩散区；

其中，所述的第二区域横向覆盖半个第一区域；第三区域的一半在第一区域上，另一半在第二区域上；第四区域横向覆盖半个第三区域，且与第二区域的位置相对；第五区域的一半在第三区域上，另一半在第四区域上。

在上述方案的基础上，所述第一区域的n+衬底掺杂浓度为1E18/cm³～2.5E18/cm³；第二区域的p+埋层峰值掺杂浓度为5E17/cm³～2E18/cm³，结深为0.5～1μm；第三区域的p-外延层掺杂浓度为5E13/cm³～5E16/cm³，厚度为0.5～4.0μm；第四区域的p+扩散区的峰值掺杂浓度为5E17/cm³～2E18/cm³，结深为0.5～2.0μm；第五区域的n+扩散区峰值掺杂浓度为5E18/cm³～5E20/cm³，结深为0.3～3.0μm。

针对上述的双向低压穿通瞬态电压抑制二极管的制作方法，包括下述步骤：

第一步：在n+衬底上的一半区域通过硼注入退火形成p+埋层，p+埋层横向覆盖半个n+衬底；

第二步：去掉硅表面的氧化层，在具有p+埋层的n+衬底上生长p-外延层，该p-外延层的一半在n+衬底上，另一半在p+埋层上；

第三步：在p-外延层上通过硼注入退火形成p+扩散区，p+扩散区与p+埋层位置相对，同时推动p+埋层向p-外延层及n+衬底扩散；

第四步：在具有p+扩散区的p-外延层上通过磷注入退火形成n+扩散区，该n+扩散区的一半在p-外延层上，另一半在p+扩散区上，制成硅片；

第五步：生长氧化层覆盖硅片正面，在硅片正面氧化层上刻孔、蒸铝形成金属电极；

第六步：在硅片背面形成金属电极，制成双向低压穿通瞬态电压抑制二极管，这样形成的穿通二极管在横向上分为两部分，而这两部分分别实现了器件的正反向保护作用。

针对述的双向低压穿通瞬态电压抑制二极管的另一制作方法，包括下述步骤：

第一步：在n+衬底上的一半区域通过硼注入退火形成p+埋层，p+埋层横向覆盖半个n+衬底；

第二步：在具有p+埋层的n+衬底上生长p-外延层，该p-外延层的一半在n+衬底上，另一半在p+埋层上；