[发明专利]嵌入式模块测试与维护总线系统

说明书

技术领域

本发明属于系统集成电路设计及测试工程领域，特别涉及嵌入式模块 测试与维护总线技术。

背景技术

随着技术的进步和系统的复杂度越来越高，可靠性、维修性和综合保 障工作成为研制工程的重要组成部分。

模块测试与维护总线(module test and maintenance bus)，即TM总 线，是随着集成电路的迅速发展而产生的。由于超高速集成电路技术使芯 片的集成度大大提高，要保证这些芯片稳定可靠地实现设计时所要求的功 能，就必须在生产以及使用的过程中定期地进行检测。这样，人们就希望 在做元件的时候即把可测试性设计考虑进去，以支持元件级、印刷电路板 级、子系统级和系统级等各级的检测和维护功能。于是人们就开发了可用 于访问系统、子系统、印刷电路板以及元件的分级测试与维护总线。又由 于近年来伴随着电子设计自动化(Electronic Design Automation，简称 EDA)技术的发展以及现场可编程门阵列器件(Field Program Gate Array， 简称FPGA)芯片的规模不断增大，已经出现了百万门级的芯片，可以把复 杂的电路设计到集成度非常高的芯片中去。这就为使用电子辅助设计技术 开发研制出模块测试和维护总线接口芯片提供了可靠的技术保障。

使用TM的测试电路的要求模块具有可测试性(内部扫描，内置测试或边界 扫描等)。TM总线提供了分系统的检测控制或外部测试设备访问分系统内模

块上检测特性的通路。它不仅可以用于对某个模块能否完成特定功能 进行检测，也可以在模块工作过程中，在适当的时候对它进行测试。

IEEE在1995年发布了标准1149.5《模块测试与维护总线协议(Module Test and Maintenance Bus Protocol)》。2005年发明人在等同采用国外标 准的基础上编制了国军标GJB 5440，并在2005年由国防科工委发布实施。 本发明以该国军标为依据。

现有的航空电子系统模块板的测试大多针对某块板特制一个专用测试 设备，这远远不能满足航空电发展的需要。

发明内容

本发明的目的在于，设计一种能实现模块测试维护功能，又能很好地 融合的嵌入式模块测试与维护总线系统。

本发明采用如下技术方案：

一种嵌入式模块测试与维护总线系统，总线监控器、通过TM总线相连 接的多个嵌入式模块测试与维护总线接口单元，所述嵌入式模块测试与维 护总线接口单元与所述总线监控器相连接，所述嵌入式模块测试与维护总 线接口单元之间采用主从通讯规约。

作为本发明的一种改进，所述多个嵌入式模块测试与维护总线接口单 元中包括主模块和从模块，所述主模块和从模块的逻辑处理部分位于同一 个芯片中，所述从模块通过输入的模块标识符来区分。

作为本发明的又一改进，所述多个嵌入式模块测试与维护总线接口单 元中的一个为备份主模块，当主模块正常工作时，该备份主模块的从模块 功能启动，当主模块出现故障时，该备份主模块的主模块功能启动时，替 代出现故障的主模块。

作为本发明的再一改进，所述主模块包括微处理器与微处理器通讯连 接的内部寄存器组、发送FIFO缓冲器和接收FIFO缓冲器，与所述内部寄 存器组、发送FIFO缓冲器和接收FIFO缓冲器通讯连接的包控制状态机， 连接于所述包控制状态机与TM总线之间的发送器、冲突检测模块和接收器， 所述发送器、冲突检测模块和接收器与TM总线中对应的信号线相连接。

作为本发明的再一改进，所述内部寄存器组包括启动寄存器、中断寄 存器、发送状态寄存器、接收状态寄存器、长度包寄存器、主从使能寄存 器等，分别对应用于寄存启动、中断、发送状态、状态、长度包信息、主 从使能信息内容。

作为本发明的再一改进，所述从模块包括微处理器与微处理器通讯连 接的内部寄存器组、发送FIFO缓冲器和接收FIFO缓冲器，与所述内部寄 存器组、发送FIFO缓冲器和接收FIFO缓冲器通讯连接的包控制状态机， 连接于所述包控制状态机与TM总线之间的发送器、冲突检测模块和接收器， 所述发送器、冲突检测模块和接收器与TM总线中对应的信号线相连接，所 述微处理器上还连接有边界扫描接口、输入离散量端口和输出离散量端口。