[发明专利]耐高压的驱动电路

说明书

技术领域

本发明总体涉及集成电路(IC)设计，更具体涉及驱动电路设计。

背景技术

半导体场效应晶体管采用二氧化硅或“氧化物”，作为栅极材料。对于给定的厚度，氧化物仅能够忍耐一定量的电压应力。在厚度每埃0.8-1.1V时，氧化层能够被瞬间击穿。甚至远低于上述击穿电压的过电压也能够降低栅氧化层完整性(GOI)，而引起最终的失效。

在现代半导体集成电路(IC)中，通常存在栅氧化层可能受到过电压影响的情况。例如，在闪存(Flash memory)器件中，编程写入或擦除都可能需要高达18V的电压。在电熔丝电路中，编程写入也可能需要高达2.7V的电压，而正常工作的电压仅为1.2V。这些高电压将特别地会在传输这些高电压的驱动器件上施加应力。这种驱动器件最常会采用互补金属氧化物半导体(CMOS)反相器。图1示出了传统的反相器100，其包括与高压电源VDDQ相连的p型金属氧化物半导体(PMOS)晶体管110，与电源地VSS相连的n型金属氧化物半导体(NMOS)晶体管120。反相器100的PMOS晶体管110和NMOS晶体管120的栅极都与输入端IN相连。反相器100的PMOS晶体管110和NMOS晶体管120的漏极都与输出端OUT相连。PMOS晶体管110和NMOS晶体管120的衬底分别与VDDQ和VSS相连。当输入端IN接入VDDQ时，NMOS晶体管120的栅氧化层将受到VDDQ的影响，而PMOS晶体管110的栅氧化层却没有受到应力。另一方面，当输入端IN接入VSS时，将会对PMOS晶体管110的栅氧化层施加VDDQ。根据经验，NMOS晶体管120的栅氧化层比PMOS晶体管110的栅氧化层更容易受到电压应力的影响。表1记录了一组NMOS和PMOS栅氧化层的经时绝缘击穿(time-dependent dielectric breakdown，TDDB)数据。在同样的应力电压下，NMOS晶体管的栅氧化层比PMOS晶体管栅氧化层约弱55倍。

表1

因此需要一种具有改进NMOS栅氧化层坚固性(robustness)的反相器，从而得到较优的整体耐高压性。

发明内容

为解决上述问题，本发明提供了一种耐高压反相器电路，包括：PMOS晶体管，其源极和漏极分别与第一高压电源(VDDQ)和输出端相连，其栅极由第一信号控制，该第一信号具有在所述VDDQ和低压电源(VSS)之间的电压摆幅；和NMOS晶体管，其源极和漏极分别与所述VSS和所述输出端相连，其栅极由第二信号控制，该第二信号具有在第二高压电源(VDD)和所述VSS之间的电压摆幅，其中，所述VDD低于所述VDDQ，所述第一信号在所述VDDQ和所述VSS之间的电压摆动与所述第二信号在所述VDD和所述VSS之间的电压摆动始终在相同的方向。

当结合附图进行阅读时，从下面的具体实施方式的描述中能够更好的理解本发明的结构和操作方法，以及其中附加的目的和优点。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为示出了传统的CMOS反相器的示意图。

图2为根据本发明一个实施例示出的耐高压CMOS反相器的示意图。

图3为示出了采用图2的耐高压CMOS反相器的字线驱动器的示意图。

图4为示出了采用图2的耐高压CMOS反相器的熔丝模块的示意图。

本发明是以示例的方式进行说明的，而不是以限制的方式进行说明，在附图中相同的标号对应相同的元件。

具体实施方式

下述将提供CMOS反相器结构的详细描述，该CMOS反相器结构提高了耐高压性。