[发明专利]一种优先编码实现方法及设备

说明书

技术领域

本发明涉及通信技术领域，尤其涉及一种优先编码实现方法及设备。

背景技术

优先编码器是一种常用的电路，通常用于相联存储器(Central AddressableMemory，CAM)、排队电路、查找电路等，现有技术通常使用综合器来完成优先编码电路的设计。目前高阶优先编码电路使用越来越广泛，但由于当优先编码器阶数很大时，输出延迟很大，使用的资源大，综合器需要做优化才能得到满足时序要求的电路，而通常效果并不理想，频率低，资源大，综合速度慢。

发明内容

本发明实施例提供了一种优先编码实现方法及设备，提高优先编码器工作频率，减少优先编码器需要的资源，由低阶优先编码器扩展高阶优先编码器简单。

本发明实施例提供了一种优先编码设备，包括：2^m-N个N级处理单元级联，并通过1个N级输出单元将数据输出；其中，m为大于等于1的自然数，N为大于等于1、小于等于m的自然数。

本发明实施例提供了一种优先编码设备的实现方法，所述方法包括：

将2^m-N个N级处理单元级联；

通过1个N级输出单元将数据输出，其中，m为大于等于1的自然数，N为大于等于1、小于等于m的自然数。

本发明的实施例中，减少了优先编码器的电路传输时延，进而提高了使用优先编码器的工作频率；并节省了优先编码器的资源；且由低阶优先编码器扩展高阶优先编码器扩展容易，设计简单。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例中各级处理单元示意图；

图2是本发明实施例中4阶优先编码器示意图；

图3是本发明实施例中8阶优先编码器示意图；

图4是本发明实施例中16阶优先编码器示意图；

图5是本发明实施例中K阶优先编码器示意图；

图6是本发明实施例中K阶优先编码器N级和(N+1)级连接关系示意图；

图7是本发明实施例中一种优先编码设备的实现方法流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供了优先编码实现方案的多级处理单元，连接方式如图1所示。其中，1级处理单元包括2个两输入或门、1个多路器；2级处理单元包括2个两输入或门、2个多路器；3级处理单元包括2个两输入或门、3个多路器；N级处理单元包括2个两输入或门、N个多路器。上述多级处理单元的具体工作过程结合以下实施例进行详细说明。

本发明实施例中的4阶优先编码器的逻辑结构如图2所示。包括：1个1级处理单元210和1个1级输出单元220。其中，1级处理单元210包括两输入或门2101、两输入或门2102和二选一多路器2103；1级输出单元220包括两输入或门2201、反向器2202和反向器2203。输入信号X3和X2进入或门2101，输入信号X1和X0进入两输入或门2102，输入信号X2和X0进入二选一多路器2103，二选一多路器2103在或门2102输出信号的控制下选择X2或X0输出。两输入或门2101的输出和两输入或门2102的输出进入两输入或门2201，输出EN信号，两输入或门2102的输出进入反向器2202输出Y1，二选一多路器2103的输出进入反向器2203输出Y0。本实施例的输入输出真值表如表1所示：

表1：

本发明实施例中的8阶优先编码器的逻辑图如图3所示。包括：2个1级处理单元311、312，1个2级处理单元330和1个2级输出单元320。

其中，1级处理单元311包括两输入或门3111、两输入或门3112和二选一多路器3113，1级处理单元312包括两输入或门3121、两输入或门3122和二选一多路器3123；2级处理单元330包括两输入或门3301、两输入或门3302和二选一多路器3303、3304；2级输出单元320包括两输入或门3201、反向器3202、反向器3203和反向器3204。