[发明专利]半导体器件

说明书

技术领域

本发明一般涉及用于集成电路的半导体器件，并且特别涉及使用双应力衬垫的互补金属氧化物半导体(CMOS)晶体管中的取向优化的p型场效应晶体管(PFET)。

背景技术

硅基金属氧化物半导体场效应晶体管(MOSFET)的持续按比例缩小已经贡献了半导体技术中持续不断的进步。当器件按比例缩小到达纳米范围时，半导体器件的进一步按比例缩小面临着各种挑战。据此，最近已经开发了许多在不采取按比例缩小的情况下提高器件性能的方法。

一个用于在不依赖于按比例缩小的情况下提高半导体器件性能的广泛接受的途径是在MOSFET中增加载流子(电子或空穴)迁移率。当应力施加于半导体晶体管的沟道时，载流子的迁移率改变以及因此晶体管的跨导和导通电流改变，而与不受应力的半导体的它们的原始值不同。这是因为沟道内施加的应力和作为结果的在半导体结构上的应变影响了带隙结构(即打破了能带结构的简并)并且改变了载流子的有效质量。应力的影响依赖于沟道面的晶向、晶向内沟道的方向和施加的应力的方向。操控应力是提高MOSFET中少数载流子迁移率和增加MOSFET的跨导(或减少的串联电阻)的有效方法，它需要对半导体工艺的相对小的修改而同时提供对MOSFET性能的显著的提高。

单轴应力(即沿着一个晶向施加的应力)对半导体器件性能尤其是对构建在硅衬底上的MOSFET(或简称为“FET”)器件性能的影响已经在半导体工业中被广泛地研究。对于使用硅沟道的PMOSFET(或简称为“PFET”)，沟道中少数载流子(在这种情况下为空穴)的迁移率在沿着沟道方向(即空穴移动的方向或连接漏极到源极的方向)的单轴压缩应力下增加。相反，对于使用硅沟道的NMOSFET(或简称为“NFET”)器件，沟道中少数载流子(在这种情况下为电子)的迁移率在沿着沟道方向(即电子移动的方向或连接漏极到源极的方向)的单轴拉伸应力下增加。这些PMOSFET与NMOSFET之间对于用于增强载流子迁移率的应力类型的相反的要求已经导致现有技术方法对同一集成芯片上的半导体器件施加至少两种不同类型的应力。

在MOSFET的沟道上的“应力工程”或者作为选择地称为“应变工程”的不同方法已经在现有技术中已知。一组方法产生“全局应力”，即从衬底产生的施加于一般晶体管器件区域的应力。全局应力由诸如SiGe应力松弛缓冲层、Si:C应力松弛缓冲层、或绝缘体上锗硅结构的结构产生。

另一组方法产生“局部应力”，即从局部结构仅施加于邻近沟道的局部区域的应力。局部应力由诸如应力衬垫、嵌入SiGe源极/漏极结构、嵌入Si:C源极/漏极结构、应力产生浅槽隔离结构、和应力产生硅化物的结构产生。已经报道了在使用这些方法的半导体器件上导通电流增加达到50％并且总体芯片速度增加达到40％。

施加局部应力的最普通的一种方法是使用应力衬垫。因为每一个应力衬垫具有确定的应力级，或者是压缩的或者是拉伸的，所以两个独立的应力衬垫(一般称为“双应力衬垫”)用来在同一集成电路的两个不同区域中独立地产生拉伸应力和压缩应力。用于形成两个独立衬垫的示例方法在Doris等人的美国专利申请公开号2005/0093030A1中公开，该申请公开了两个独立衬垫的使用以致NFET区域被直接覆在下层NFET上面的拉伸衬垫、可选的电介质层、和压缩衬垫覆盖，而PFET区域仅被压缩衬垫覆盖。NFET区域上的衬垫叠层对下面的NFET施加拉伸应力，而PFET区域上的压缩衬垫对下面的PFET施加压缩应力，以致PFET和NFET都通过应力工程具有增强的性能。

参考图1，显示了根据现有技术的典型双应力衬垫结构。一种导电类型的第一MOSFET 100和相反导电类型的第二MOSFET200(即一对p型MOSFET和n型MOSFET)在半导体衬底18上形成。第一MOSFET 100包括衬底层22的一部分、栅极介质30、包括栅极多晶硅32和栅极硅化物36的栅极导体38、间隔件34、源极和漏极区域40、源极和漏极硅化物42、第一应力衬垫50、和刻蚀阻挡层52。类似地，第二MOSFET 200包括衬底层22的另一部分、栅极介质30、包括栅极多晶硅32和栅极硅化物36的栅极导体38、间隔件34、源极和漏极区域40、源极和漏极硅化物42、和第二应力衬垫70。浅槽隔离(STI)24提供第一MOSFET 100与第二MOSFET 200之间的电隔离。典型地，第一应力衬垫50与第二应力衬垫70之间的边界区域72包括第一和第二应力衬垫重叠的区域。然而，替代的边界区域几何结构也是可能的。例如，边界区域72可能包括第一和第二应力衬垫之间的小间隙而不是重叠区域。