[发明专利]制造半导体器件的方法

说明书

本申请基于日本专利申请No.2007-232629，其内容作为参考并入 本文中。

技术领域

本发明涉及一种制造半导体器件的方法。更具体地，本发明涉及 一种制造高集成度半导体器件的方法，且涉及通过利用尺寸控制技术 分离诸如晶体管的器件中的互连图案的精细图案形成方法。

背景技术

近年来，不断倾向于制造越来越精细且越来越集成的半导体器件。 这种按比例缩小的趋势导致安装在LSI电路上的MOS晶体管中的更短 的栅长度以及相互邻近布线的更短的距离和更小的间距。同样，还对 于如安装在LSI电路上的SRAM的存储单元，要求通过增加堆积密度 来减小位成本。因此，使用分辨率增强技术(RET)，如可选的相移掩 模(例如Levenson相移掩模)技术来满足对尺寸减小的要求。然而， 半导体器件尺寸减小要求的变化快于光刻分辨率的提高。因此，代替 光刻中的分辨率提高，实际使用通过各向同性干蚀刻图案化的光致抗 蚀剂(例如，对于以线和间隔布置的栅电极)减小光致抗蚀剂图案尺 寸的抗蚀剂修整工艺来制造低于当前光刻的分辨率极限之下的精细图 案。日本专利待审公布No.2004-103999公开了一种通过形成第一图案， 然后形成精细间隔图案以通过曝光和显影成为第二图案，形成用于LSI 电路的精细图案的技术。另一方面，日本专利待审公布No.2005-166884 利用间隔控制膜和用来形成优于光刻分辨率技术达到的间隔的精细间 隔的抗蚀剂掩模，在待处理的膜上进行处理。

日本专利待审公布No.2006-41364公开了一种形成布线的方法， 其中抗反射涂膜用由CHF₃、CF₄和O₂组成的气体蚀刻。该文献详细说 明了用CHF₃:O₂＝1:1至9:1的蚀刻气体对抗反射涂膜的蚀刻能够在不改 变图案尺寸的情况下蚀刻。

日本专利待审公布No.2006-156657公开了一种通过在光刻分辨率 内在导电膜上形成第一图案，然后通过干蚀刻修整该第一图案，形成 低于光刻分辨率极限的精细图案的技术。(图9)

日本专利待审公布No.2002-198362和日本专利待审公布 No.2002-141336公开了一种通过利用O₂(蚀刻剂)和例如CH₂F₂或CHF₃的增强沉积的添加气体的混合气体形成接触孔的方法。在该文献中， 描述了调节CH₂F₂气体流来控制接触孔的直径。

然而，本发明人发现了下面描述的问题。当通过分开第一图案与 第二图案形成布线图案的场合发生第二图案中的偏移时，由于在布线 图案和连接到该布线图案的其上或下导电层之间需要重叠的部分中发 生偏移，所以不能获得半导体器件的所希望的性质。

发明内容

一方面，本发明包括一种制造半导体器件的方法，该方法包括下 列步骤：在衬底中形成器件隔离区，以将扩散区分成第一和第二区域； 在衬底上形成待处理的膜；在待处理的膜上形成硬掩模层和第一抗蚀 剂层；在第一抗蚀剂层上形成第一图案；通过利用第一图案作为掩模 蚀刻该硬掩模层；在该硬掩模层上形成第二抗蚀剂层；在第二抗蚀剂 层上形成包括第一间隔(以分开第一图案)的第二图案；通过利用形 成在第二抗蚀剂层上的第二图案作为掩模进行尺寸转换蚀刻，在该硬 掩模层上形成包括由第一间隔缩减的第二间隔的第三图案；以及通过 利用形成在硬掩模层上的第三图案蚀刻待处理的膜。

另一方面，本发明包括一种制造半导体器件的方法，该方法包括 下列步骤：在衬底上形成待处理的膜；在待处理的膜上形成硬掩模层 和第一抗蚀剂层；在第一抗蚀剂层上形成第一图案；通过利用第一图 案作为掩模蚀刻该硬掩模层；在该硬掩模层上形成第二抗蚀剂层；在 第二抗蚀剂层上形成包括第一间隔(以分开第一图案)的第二图案； 通过利用形成在第二抗蚀剂层上的第二图案作为掩模进行尺寸转换蚀 刻，在该硬掩模层上形成包括由第一间隔缩减的第二间隔的第三图案； 通过利用形成在硬掩模层上的第三图案蚀刻待处理的膜，以形成第一 布线图案和第二布线图案；在待处理的膜上形成层间绝缘膜；以及形 成分别使第一布线图案和第二布线图案连接该层间膜的第一和第二接 触孔。

附图说明