[发明专利]具有扇区功能的高速缓冲存储器

说明书

技术领域

这里描述的技术涉及高速缓冲技术，用于在高性能处理器和高性能 计算领域高速执行程序。

背景技术

当前，操作频率的改善已经使用于存储器访问的延时相对更长，这 已经影响整个系统的性能。为了掩盖存储器访问延时，通常为处理器提 供小容量的被称为高速缓冲存储器的高速存储器。

图1示出了目前最流行的组相关高速缓冲存储器的操作概要。高速 缓冲存储器1401包括多个组。通过将各个组划分成诸如高速缓冲路1402 (#1)到1402(#4)的多个高速缓冲路(cache way)1402(后面将高速 缓冲路简称为“路”)来控制各个组。因此，图1中的实施例图示了4路 组相关高速缓冲存储器。

每个高速缓冲路1402包括多个高速缓冲块1403(后面将高速缓冲 块简称为“块”)，例如高速缓冲块1403(#1)到1403(#n)，例如n的值 为1024。

每个高速缓冲块1403包括示出有效/无效的有效性标记、标签以及 数据。例如，数据大小为用于有效性标记的1位、用于标签的15位以及 用于数据的128字节。

例如，按照“高速缓冲块的大小×高速缓冲块的数目×高速缓冲路的数 目＝128字节×1024个块×4路”计算，高速缓冲存储器1401的大小为512k 字节。

同时，地址1405包括存储器访问用程序指定的32位。在地址1405 的32位中，前15位用作标签、接下来的10位用作索引，而最后7位用 作高速缓冲块内的偏移。

根据上面的结构，当指定了针对地址1405的数据读取时，通过地址 1405中的10位索引指定块号#1到#n中的一个。现在假设该号为#i。

结果，从高速缓冲路1402(#1)到(#4)的每一个读出对应于指定 的块号#i的高速缓冲块1403(#i)。然后，读出的高速缓冲块1403(#i) 被分别输入到比较器1404(#1)到(#4)。

比较器1404(#1)到(#4)检测每个读出的高速缓冲块1403(#i) 中的标签值和指定的地址1405中的标签值的匹配/不匹配。为比较器(#1) 到(#4)中检测到匹配的那个比较器读取的高速缓冲块1403(#i)中发 生高速缓冲命中。因此，读出该高速缓冲块1403(#i)中的数据。因此， 相对于从主存储器读出，上面的结构能够以更快的速度读出数据。

当在所有比较器1404中都未检测到匹配时，或者当即使检测到匹配 而有效性标签指示无效时，高速缓冲命中未发生。在这种情况中，从主 存储器中的地址1405读出数据。

同时，当指定针对地址1405的数据写入时，以和读出操作相同的方 式用地址1405中的10位索引指定作为块号#1到#n中的一个的#i。

接着，如图2中示出的替换路选择电路1501从分别与在高速缓冲路 1402(#1)到(#4)中指定的块号#i相对应的4个高速缓冲块1403(#i) 中选择仍未使用的块(其中标记未被指定)、或者具有指示无效的有效性 标签的块，或者当目前所有块都被使用时根据预定算法确定的路中的块。 然后，替换路选择电路1501输出如图2中所示的4位选择信号。根据从 如上述的替换路选择电路1501输出的选择信号，数据被写入具有指定块 号#i的四个路(#1)到(#4)中所选的一个内的高速缓冲块1403。

当目前所有块都被使用时，例如根据LRU(最近最少使用)算法从 四个高速缓冲路1402(#1)到(#4)中进行选择。根据该算法，被最近 最少使用的高速缓冲路中的高速缓冲块数据被选择并替换(移除)。

如从上面操作描述中清楚的，当写目标为大数据时，多条数据在地 址1405中可能具有相同的索引值，导致数据之间的冲突。然而，在组相 关高速缓冲存储器中，即使通过索引从高速缓冲块1403(#1)到(#n) 指定相同的高速缓冲块1403，也可以从多个高速缓冲路做出高速缓冲块 选择。因此，例如，图1中示出的4路高速缓冲存储器1401可以操控最 多四条具有相同索引的数据。

在具有如上面描述的结构的通用高速缓冲存储器中，程序员不能清 楚地指定数据排列，例如在高速缓冲存储器中保持预定的数据以对数据 做出高速访问。为此，存在由于不期望的数据移除(替换)造成的处理 性能下降的问题。

已经提出使用本地存储器、高速暂存(scratch pad)或高速缓冲线(路) 锁的方法来解决上面的问题。