[发明专利]在绝缘体随机存取存储器上的单一晶体管存储单元

说明书

技术领域

本发明是关于作为非易失性及动态随机存取应用的介电电荷捕捉存储器技术。

背景技术

目前的闪存产品典型的实现方式是使用一个NOR架构或是一个NAND架构。

对于NOR架构的闪存，此存储器晶体管是被平行地连接，故而可提供大的读取电流(通常约为大于20微安培)。此大的读取电流提供快速的随机存取读取应用(通常对于单一位读取只需70～100纳秒)。然而，对于NOR快闪，程序化通常采用沟道热电子(CHE)注入。CHE程序化消秏相对大量的功率，限制了NOR快闪总体的程序化输出量。而且，热载子注入通常具有相对不好的程序化及擦除(P/E)忍受力，因为此高能的载子很容易损害沟道氧化物。

对于NAND快闪，此存储器晶体管是被串联地连接。通常是一个总合为16个或32个的晶体管是被串联地连接，且此读取电流必需流过所有串联连接的存储单元，大幅的降低此读取电流。在此类元件中此读取电流典型地是小于1微安培，且此随机存取读取时间对于单一位而言是大约为20微秒。因此，NAND快闪具有无法实际使用随机存取读取的缺点。另一方面，NAND快闪可利用+/-Fowler-Nordheim(FN)隧穿效应作为此擦除以及程序化的操作。FN隧穿操作具有非常低的功率消秏，而此特性可利于在高速及低功率的应用。而且，利用FN隧穿操作的元件通常具有更优的P/E忍受力。

然而，NOR及NAND快闪并不支持随机位接位式的擦除操作。对于快闪的操作，一个区段或页面必需被同步地擦除。因此，闪存并未被应用在需要高速随机读取及写入操作的应用。

所谓的AND快闪架构也已被发展于随机存取应用，其使用绝缘体上硅(SOI)架构或「辅助栅极」架构以提供各行的存储单元独立的源极及漏极线。请参考于2007年3月15日所公开的美国专利第2007/0057307号，申请人为Shum等人；以及于1996年于IEEE国际固态电路会议发表的”A140mm2 64Mb AND Flash Memory with 0.4mm Technology”，于pp.34-36(1996)，发表人为Hitoshi等人。然而，缓慢的擦除速度仍限制了AND架构的元件的应用，使得其仅能应用于不需高速的随机写入存取应用。

动态随机存取存储器DRAM是为另一类的存储器元件。传统的单一晶体管及单一电容(1T1C)DRAM存储器的尺寸已变得很难缩小，是因为此存储单元的电容无法更进一步缩小。近年来许多单一晶体管1T DRAM存储单元已被提出。一个颇具吸引性的元件是浮动主体存储单元(FBC)，其是描述于IEDM技术Dig.，2005，pp.317-320发表的论文，发表人为YMinami等人，其是在一个SOI MOSFET内的浮动主体内利用此瞬时电荷储存。然而，FBC很难达成良好的数据保存，因为其储存节点很容易因接面漏电而放电。而且，产生撞击离子化以程序化此存储单元则需要大的沟道电流(＞50微安培)以及伴随的高功率。

电荷捕捉元件，例如具有超薄(～1纳米)底部隧穿氧化层的SONOS，其是描述于IEDM技术Dig.，1995，pp.867-870发表的论文，发表人为C.H.J Wann等人，已被提出以用于DRAM。通过薄氧化层的直接隧穿可在低电压下提供快速的程序化/擦除。然而，电流在程序化/擦除操作时流过此栅极氧化层(隧穿氧化层)且会对此栅极氧化层造成伤害。因此，SONOS元件的忍受力相对较差(＜10⁷个偱环)。

因此最好是能够提供一个集成电路存储器元件，其可支持高密度的阵列，且有适用于非易失性存储器以及DRAM应用的高速的随机存取能力。

发明内容

有鉴于此，本发明的主要目的在于提供一种存储器结构，以解决关于先前技术的闪存所具有的基础问题。不同于NAND快闪，在此描述的阵列的存储单元是被平行地连接，故而可提供快速的读取操作。不同于NOR快闪，低功率的FN操作可被提供。而且，对于单一存储单元的随机擦除亦是可能的。因此，此存储器提供了随机存取程序化、擦除以及读取功能。

此存储单元的特征是为硅-氧化物-氮化物-氧化物-硅SONOS型元件(或BE-SONOS)，其是以绝缘体上硅(SOI)的技术制造。此存储器阵列是被布置为分离位线架构。

于另一实施例中，一层超薄隧穿氧化层是被实施，其提供了非常快速的程序化/擦除操作，且可被如同用于传统DRAM技术的更新操作所支持。