[发明专利]延迟电路、半导体控制电路、显示设备和电子装置

说明书

技术领域

本发明涉及延迟电路、半导体控制电路、显示设备和电子设备。 

背景技术

一般而言，当在与驱动电路集成的显示设备的绝缘基板上形成倒相电路(inverter circuit)时，在对于TFT(薄膜晶体管)的多晶硅过程或非晶硅过程中，诸如阈值电压Vth、迁移率μ等的晶体管特性的变化比在单一结晶过程中的大。 

图1是示出通过将两级的典型的CMOS(互补金属氧化物半导体)倒相电路彼此连接而形成的缓冲器电路(下文称作延迟缓冲器电路)的图。 

该电路具有配置简单(面积小)、泄漏电流小(功率消耗低)等的优点。 

然而，已知的是，输出OUT关于输入IN的延迟量取决于N沟道晶体管(下文称作NchTr)或P沟道晶体管(下文称作Pch Tr)的特性变化。 

即，延迟量是表示晶体管的特性的量之一。当晶体管特性差时，延迟量大。当晶体管特性好时，延迟量小。 

数字电路可以比较延迟量。因此，当可以精确检测延迟量时，将容易地检测晶体管的特性。 

然而，由晶体管形成的典型反相器的延迟量很大程度上取决于NchTr和PchTr两者，因此不现实。 

例如，图2是示出通过多晶硅过程制造的延迟缓冲器电路的延迟量与NchTr和PchTr的特性之间的关系的图。 

在一些非专利和专利文件中，采取仅由单一沟道晶体管形成的倒相电路。 

例如，在Hisashi Hara，“Fundamentals of MOS Integrated Circuit”，KindaiKagaku Sha Co.，Ltd.，第94-96中(下文称作非专利文件1)介绍了自举型倒相电路。图3是输出非专利文件1中描述的电路的图。 

图3的电路包括三个单一沟道晶体管(Pch Tr)Q11、Q12和Q13，以及电容器C11。

图4是示出日本专利公开No.2005-143068(下文称作专利文件1)中介绍的使用单一沟道晶体管(Pch Tr)的自举型倒相电路的图。 

晶体管Qp21的源极连接到VDD电源，并且其栅极经由电路输入端21供应有输入信号IN。输出信号OUT经由电路输出端22源自晶体管Qp21的漏极。 

晶体管Qp22的源极连接到晶体管Qp21的漏极，并且其漏极连接到VSS电源。电容Cp21连接在晶体管Qp22的栅极和源极之间。电容Cp21与晶体管Qp22一起形成自举电路23。 

晶体管Qp23的源极连接到晶体管Qp22的栅极，并且其漏极连接到VSS电源。晶体管Qp23的栅极被供应有参考信号REF1。晶体管Qp23的源极与晶体管Qp22的栅极之间的连接点将被称作节点ND。晶体管Qp24的源极连接到VDD电源，并且其漏极连接到节点ND。晶体管Qp24的栅极被供应有参考信号REF2。 

图5是示出图4的电路中的输入信号IN、参考信号REF1和REF2、节点N的电势和输出信号OUT的各个电平和它们之间的时序关系的图。 

将参考信号REF1处于VSS电平的时段称作预充电时段。将参考信号REF2处于VSS电平的时段称作复位时段。 

通过提供这些复位和预充电时段，能够抑制泄露电流，使得输出信号OUT的电势幅度等于输入信号IN的电势幅度，并增加级数。 

发明内容

然而，非专利文件1中所述的电路消耗很高的功率，并且因此不适合于作为下一代移动设备的主题之一的低功率消耗。 

专利文件1中介绍的自举型倒相电路改进了泄漏消耗的功率，但是具有很大的电路规模(每个延迟电路有多个晶体管和2个电容)。此外，需要多个输入信号。自举型倒相电路不适合于小框架。 

即，有大量电路构成元件，需要电路输入信号REF1和REF2以及电路输入信号IN(即，需要用于配线的布局区域和用于信号生成电路等的区域)，并且还有预充电时段，在该时段期间泄漏电流流动。因此，自举型倒相电路不适合于更窄框架和更低功率消耗。 

如上所述，一般而言，在用于与驱动电路集成的显示设备的绝缘基板上 形成的TFT(薄膜晶体管)的多晶硅工艺或非晶硅工艺中，诸如阈值电压Vth、迁移率μ等的晶体管特性的变化比单晶工艺中的大。 

因此，在进行设计时，增加晶体管尺寸或升高驱动电压的电平，以保证用于很大变化的足够操作余量。 

结果，例如，由于晶体管尺寸大引起的功率消耗增加和很大框架成为问题。已经提出了很多技术，包括用于降低功率消耗的驱动系统和窄框架布局方法。