[发明专利]高速Sigma-Delta调制方法和调制器

说明书

技术领域：本发明涉及信号处理，涉及小数分频频率综合器设计，以及从模拟值转换数 字值调制或相反转换，特别是涉及提高速度的Sigma-Delta调制方法和调制器技术。

背景技术近几十年来，无线通信事业迅猛发展，要求设备制造厂商开发出低成本、低 功耗、高性能的射频通信集成电路IC。无线通信市场的蓬勃发展，造成了射频频段频谱 (＞300MHz)的使用越来越拥挤，而且为了保证通信系统工作的高度稳定和可靠，对于目 前在此频率段工作的众多无线通信系统的射频前端而言，具有切换速度快、相位噪声低、 频率解析度高以及消耗功率低的稳定的本地振荡信号成为有效提升系统性能的关键，尤其 是那些利用相位及频率作为调节变量的有几百条通信信道的时分多址TDMA系统，如 TD-SCDMA、GSM、DECT、Zigbee等，更是对优秀的频率合成技术有着明显而迫切的需要。

频率合成器在无线通信中扮演了极为重要的角色，目前常用的频率合成技术是锁相环 PLL频率合成，用以提供一个频率稳定且准确的高质量的本振信号。

所谓频率合成器，也可以称为频率综合器，简称为频综，是由一个或几个具有低噪声、 高频率解析度和高稳定性的参考时钟频率源经过电路上的混频、倍频或分频等来实现数学 意义上的加、减、乘、除等四则运算，而得到的具有更高稳定性、更低噪声、高频率解析 度的频率源。低相位噪声、高频谱纯度、高频率切换速度、高频率解析度、低功耗、频率 可变范围宽已成为目前频率合成器发展的主要趋势。以上指标中又以频率切换时间(或锁 定时间)、相位噪声、突波水平最为关键。

对于一个频率合成器而言，提高环路带宽有利于提高频率切换速度，并且能有效地抑 制在环路带宽内的压控振荡器VC0的相位噪声。以前的频率合成器采用的是整数分频 (Integer-N)方式，合成的频率必须是输入参考频率的整数倍，由于环路带宽的限制， 参考频率不能低，这样我们就会以牺牲频率解析度的代价提高环路带宽，而通常通信系统 的信道间隔是很小的，所以这样的频率合成器无法同时满足切换时间、相位噪声、频率解 析度的要求。在兼顾以上三者的要求，并且可以达到较低功耗及成本的考虑下，小数分频 频率合成器已成为目前无线通信应用中的最佳选择。

小数分频频率合成器能提供为分数的除频数(或分频系数)，这使得频率合成器的参考 频率能够大于信道间隔，在不牺牲频率解析度的要求下，保持较高的参考频率，这样可以 减小除频数、提高环路带宽、减小相位噪声。

小数分频频率合成器的设计中，通常用一个双模预置分频器(dual modulus prescaler) 代替整数分频器中的整数分频器，通过一个累加器的溢出不断切换双模预置分频器的分频 值来达到一个分数的除频值。单独看这样的小数分频频率合成器的除频数每一鉴相周期都 是整数，而只是长期平均是一个分数，这样在鉴相鉴频器PFD的输入就会产生周期变化的 信号相位差，鉴相鉴频器PFD的输出就会有锯齿状的误差，通常称为量化误差，这种锯齿 波状的量化差很难被环路低通滤波器滤除，这种周期性的干扰噪声会对压控振荡器VC0产 生调制，使得在载波频率(或中心频率)两旁对称出现分数突波，这是传统小数分频频率 合成器最大的问题。

为了解决小数分频频率合成器产生的相位噪声、分数突波，改善频率合成器的噪声性 能，人们采用各种方法来消除相位噪声和突波。现在人们普遍采用的做法是将已经广泛应 用于ADC/DAC的∑Δ调制器(∑Δmodulator)技术运用到频率合成器中。利用噪声整形 性能将分数除频产生的量化噪声推向高频，并由环路的低通滤波器滤除，从而有效的改善 了小数分频频率合成器的噪声性能，抑制了分数突波。

以图2所示现在普遍使用的三阶MUSH(Multi-stage noise shaping，多级级联噪声 整形)1-1-1结构的∑Δ调制器为例，所有的加法器是串行工作的(图2中点画线所示)， 即此电路的时钟速度受限于三级多位累加器的工作延迟，一般多位累加器都采用20bit， 或者24bit的累加器，其工作速度较慢，再加上多级累加器串行工作，导致此线路的工作 速度很慢。

较慢的工作速度，会限制工艺的选择，也会限制频率综合器鉴相频率的提高，从而 限制频率综合器的锁定时间。如果想得到更好的带内噪声，采用4阶的∑Δ调制器的时候， 则此电路的工作速度会变得更慢。