[发明专利]基带成形SRRC数字滤波器的低复杂度实现装置及方法

权利要求书

1.基带成形SRRC数字滤波器的低复杂度实现装置，该SRRC数字滤波器的阶数为N，被分解为M个子滤波器，其中M≥2为内插因子，其特征在于，该装置包括：

时钟源单元，提供2f_s、4f_s和Mf_s三种频率的时钟，若M＝2或M＝4则只需两种频率的时钟，其中f_s为输入信号的采样频率；

双路复用抽头延迟线单元，在频率2f_s的时钟驱动下，将两路输入信号分时选通形成双路复合输入信号，交替延时输出和延时寄存，由其抽头得到输入向量

倒序单元，将所述输入向量进行倒序，转换为倒序向量

输入选通单元，在频率4f_s的时钟驱动下，对输入向量和倒序向量进行分时选通；

M个加权求和单元，在频率4f_s的时钟驱动下，时分复用和与子滤波器半系数向量的加权求和运算装置，分别完成与的加权求和运算，其中0≤i≤M-1；

延迟求和单元，在频率2f_s的时钟驱动下，对加权求和单元进行运算的输出端输出完成设定延迟后，再和加权求和单元与之同步的运算的输出端输出求和，获得各子滤波器的滤波运算结果；

转接器单元，在频率Mf_s的时钟驱动下，对各个子滤波器的滤波运算结果分时选通，其中两路恒相差2个选通点，分别得到SRRC数字滤波器的两路成形滤波结果。

2.如权利要求1所述的基带成形SRRC数字滤波器的低复杂度实现装置，其特征在于，双路复用抽头延迟线单元的每两个抽头之间有两级寄存器，所述两路输入信号形成的双路复合输入信号中，其中一路较另一路输入提前一个频率为2f_s的时钟周期。

3.如权利要求1所述的基带成形SRRC数字滤波器的低复杂度实现装置，其特征在于，所述SRRC数字滤波器被分解成的M个子滤波器的系数为：

hk[n]=h[k+nM],k=0,1,...,M-1;n=0,1,...,NM-1]]>

上式中，k表示各个子滤波器的标号，N为所述SRRC数字滤波器的阶数。

4.如权利要求1所述的基带成形SRRC数字滤波器的低复杂度实现装置，其特征在于，所述加权求和单元包括部分乘积分解合并级联运算单元和增益调整输出单元，其中所述部分乘积分解合并级联运算单元逐级进行合积分解、合积合并和简积合并的运算，其运算结果由增益调整输出单元完成增益调整和位截取操作，得到加权求和单元的输出。

5.如权利要求1所述的基带成形SRRC数字滤波器的低复杂度实现装置，其特征在于，所述延迟求和单元对加权求和单元输出的倒序向量与第一个子滤波器半系数向量的加权求和运算结果，单路输入时延时N/(2M)个频率f_s的时钟周期，双路复合输入时一共延时N/M个频率2f_s的时钟周期；所述延迟求和单元对加权求和单元输出的倒序向量与第二至M个子滤波器半系数向量的加权求和运算结果，单路输入时各延迟N/(2M)-1个频率f_s的时钟周期，双路复合输入时各延时N/M-2个频率2f_s的时钟周期。

6.如权利要求5所述的基带成形SRRC数字滤波器的低复杂度实现装置，其特征在于，所述延迟求和单元的延时优选用存储器实现。