[发明专利]一种异步先进先出存储器的数据读写方法、装置及系统

说明书

技术领域

本发明涉及先进先出系统，特别是涉及一种异步先进先出存储器的数据读写方法、装置及系统。

背景技术

在现代的集成电路芯片中，随着设计规模的不断扩大，一个系统中往往含有数个时钟。多时钟域带来的一个问题就是，如何设计异步时钟之间的接口电路。异步先进先出(First In First Out，FIFO)为解决这个问题提供了一种简便、快捷的方法。

异步FIFO是一种先进先出电路，广泛用于实时数据传输接口中，用来存储、缓冲两个异步时钟之间的数据传输。它用一种时钟写入数据，而用另外一种时钟读出数据，在两个不同时钟系统之间传输实时数据。在应用中，由于读写时钟的不同步，常常会发生FIFO的上溢或下溢，为了避免这种情况，异步FIFO设置了与读时钟和写时钟同步的空标志和满标志以禁止读写操作。但是，空、满标志的产生是通过对读写地址的比较产生的，当地址变化时，由于多位地址各位变化时间不同，异步时钟对其进行采样的数值可能与地址变化的真正数值有差别，从而可能导致产生错误的空满标志，以至于FIFO操作发生错误。

为了解决地址变化引起的FIFO操作错误问题，异步FIFO使用格雷码将其发生错误的概率降低到一个可以接受的程度。格雷码是一种在相邻计数值之间只有一位发生变化的编码方式，而FIFO的地址是连续增加的，可以看出，若读写地址采用格雷码编码方式，就可以解决上面的问题。

同时，标准的格雷码是一种循环码，其对于n个位大多都具有完整的2ⁿ个不同的项，并且排序中的“第一”和“最后”项仍旧只差一位。格雷码的这种相邻位间转换时只有一位发生变化的特性，使其广泛应用于诸如异步FIFO地址编码、位移检测等情形。

然而，用于发现或产生格雷码的传统技术受限于具有2ⁿ个项的码，其中n是每个整数的比特数，即总的码子必须是2的幂次方个。因此，采用格雷码地址编码的异步FIFO也要求地址深度必须为2的幂次方个。这很不幸，因为存在一些应用，如：大部分时候，异步FIFO并不需要2ⁿ个地址的存储空间，只需要有限个非2ⁿ的格雷码地址的存储空间，在这些应用中，具有较少项数的格雷码就足够了。但是，2ⁿ格雷码的大多子集都是非循环的，例如，在从0到3，或者从0到7等2ⁿ个格雷码的情况下，当格雷码从3变到0，或7变到0，可以保证只有一个比特变化；但是对于非2ⁿ个格雷码的情况，如0到6，就不能保证6变到0时只变化一个比特位。后一种情况的存在，极大妨碍了格雷码的有用性。因为，对于那些不需要完整的2ⁿ个项的应用来说，这种不足浪费了硬件和功耗。

总之，需要本领域技术人员迫切解决的一个技术问题就是：如何能够节省上述情形下的异步FIFO系统的内存，有效降低系统的硬件和功耗。

发明内容

本发明所要解决的技术问题是提供一种异步先进先出(FIFO)存储器的数据读写方法与装置，用以节省异步FIFO系统的内存，有效降低系统的硬件和功耗。

本发明的另一个目的是提供一种异步FIFO系统，所述系统包括上述异步FIFO数据读、写装置，以实现本发明的具体应用。

为了解决上述问题，本发明实施例提供了一种异步先进先出存储器的数据写入方法，包括以下步骤：

获取写地址域的二进制写地址；

转换所述二进制写地址为格雷码写地址；

判断所述格雷码写地址是否到达所述异步先进先出存储器的非2幂次边界地址；

如果是，则将所述格雷码写地址跳转锁定后输出；如果否，则直接输出；

将写地址域时钟转换为读地址域时钟；

将所输出的格雷码写地址转换为读地址域时钟的二进制写地址；

如果所述异步先进先出存储器非满，则在所述写地址域的二进制写地址写入数据。

本发明实施例还提供了一种异步先进先出存储器的数据读取方法，包括以下步骤：

获取读地址域的二进制读地址；

转换所述二进制读地址为格雷码读地址；

判断所述格雷码读地址是否到达所述异步先进先出存储器的非2幂次边界地址；

如果是，则将所述格雷码读地址跳转锁定后输出；如果否，则直接输出；

将读地址域时钟转换为写地址域时钟；

将所输出的格雷码读地址转换为写地址域时钟的二进制读地址；

如果所述异步先进先出存储器非空，则读取所述读地址域的二进制读地址的数据。