[发明专利]延迟锁相环电路及调整输出时钟信号相位的方法

权利要求书

1.一种延迟锁相环DLL电路，其特征在于，包括基本DLL电路、延 迟线二和运算单元，其中，

基本DLL电路，用于对输入时钟信号锁定后，发送调整信号给运算单 元；

运算单元，用于接收延迟控制字和基本DLL电路发送的调整信号，进 行运算，得到延迟线控制信号，发送给延迟线二，延迟控制字用于控制输出 时钟信号和输入时钟信号的相位差；

延迟线二，用于根据从运算单元接收的延迟线控制信号，对输入时钟信 号进行相位调整，得到输出时钟信号；

所述运算单元包括乘法器和除法器，其中，乘法器用于计算所述调整信 号和所述延迟控制字的乘积，除法器用于除以延迟控制字设定的最大值，得 到延迟线控制信号，该最大值为自然数；

或者所述运算单元包括用于存储调整信号乘以延迟控制字得到的结果 和延迟线控制信号之间的对应关系的只读存储器，该对应关系是只读存储器 预先采用调整信号×延迟控制字/N计算得到的，其中，N为延迟控制字设定 的最大值，为自然数，当只读存储器接收到所述调整信号乘以延迟控制字得 到的结果后，根据对应关系，输出延迟线控制信号。

2.如权利要求1所述的电路，其特征在于，所述基本DLL电路包括延 迟线一、延迟线控制器和鉴相器，其中，

延迟线一，用于接收输入时钟信号，根据从延迟线控制器接收的调整信 号进行延迟调整，输出延迟时钟信号给鉴相器；

鉴相器，用于确定接收的延迟时钟信号和输入时钟信号存在相位差，发 送控制信号给延迟线控制器，直到确定延迟时钟信号和输入时钟信号不存在 相位偏差为止，锁定延迟线控制器；

延迟线控制器，用于根据从鉴相器接收的控制信号输出调整信号给延迟 线一。

3.如权利要求1或2所述的电路，其特征在于，所述延迟控制字取1 到延迟控制字设置的最大值之间的任意整数。

4.如权利要求1所述的电路，其特征在于，所述除法器为移位寄存器， 所述延迟控制字设定的最大值为2^N-1，N为延迟线二中的延迟单元的个数， 移位寄存器用于根据所述延迟控制字设定的最大值2^N-1，进行移位，得到 对应所述延迟线二中的延迟单元的延迟线控制信号。

5.如权利要求1或2所述的电路，其特征在于，所述延迟线一和延迟 线二的结构相匹配。

6.一种调整输出时钟信号相位的方法，其特征在于，在基本DLL电路 基础上设置延迟线二以及运算单元，该方法包括：

在基本DLL电路的输入时钟信号锁定后，根据基本DLL电路发送的调 整信号和延迟控制字经运算单元计算延迟线控制信号，该延迟控制字用于控 制输出时钟信号和输入时钟信号的相位差；

根据所述延迟线控制信号，对通过延迟线二的输入时钟信号相位调整， 得到输出时钟信号；

所述运算单元计算延迟线控制信号由运算单元包括的乘法器和除法器 完成；或者通过采用查找所设置的调整信号乘以延迟控制字得到的结果和延 迟线控制信号之间的对应关系完成。

7.如权利要求6所述的方法，其特征在于，所述计算延迟线控制信号 的算法为：

设置延迟控制字最大值，该延迟控制字最大值为正整数，则延迟线控制 信号等于所述调整信号乘以所述延迟控制字除以设置的延迟控制字最大值。

8.如权利要求6所述的方法，其特征在于，所述除法器为移位寄存器， 所述延迟控制字设定的最大值为2^N-1，N为延迟线二中的延迟单元的个数， 移位寄存器根据所述延迟控制字设定的最大值2^N-1，进行移位，得到对应 所述延迟线二中的延迟单元的延迟线控制信号。