[发明专利]一种集成电路版图结构及其制造方法

说明书

技术领域

本发明涉及集成电路制造工艺和版图设计技术领域，具体涉及一种集成电路版图结构及其制造方法。

背景技术

化学机械研磨(Chemical Mechanical Polishing，CMP)是集成电路制造中所应用的表面平坦化工艺，是化学腐蚀和机械研磨的组合技术，它借助抛光液的化学腐蚀作用以及超微粒子的研磨作用在被研磨的介质表面上形成光洁平坦表面，被公认为是超大规模集成电路阶段最好的材料全局平坦化方法，该方法既可以获得较完美的表面，又可以得到较高的抛光速率。集成电路(IntegratedCircuit，IC)制造技术按照摩尔定律以每18个月集成度提高一倍的速度发展，但当集成电路的特征尺寸降到90纳米以下的时候，IC制造技术遇到了空前的挑战，化学机械研磨是继光刻后又一非常重要的制造环节。

为了提高化学机械研磨能力，制造工程师根据不同产品要求，选用不同的研磨液、研磨垫、研磨压力等工艺参数，在90纳米工艺以前，通过工艺调试，都能满足生产要求，产品获得很高的良率。随着特征尺寸的减少，最小线宽与间距越来越小，在90纳米以下节点，可制造性问题开始出现：细线区的多余铜金属不容易清除干净，易造成芯片短路；细线区与宽线区在CMP工艺后金属厚度不均匀，严重影响芯片的电性能。仅仅依靠制造工程师优化CMP工艺，已经无法解决，因为芯片表面形貌起伏、铜金属互连线的蝶形及介质层的侵蚀等都与版图图形特征如金属密度、金属线宽及线间距等紧密相关。在细线区，根据电镀铜生长规律，铜线越细，沟槽底部与侧壁分布的生长加速因子相对越多，铜金属生长越厚。在化学机械研磨过程中，细线区沟槽上的铜不易去除，造成铜残留等热点问题，以往的解决方案都是增加CMP工艺的研磨时间，直至细线区残留的铜完全清除干净，这样造成宽线区过磨，细线区与宽线区金属厚度不均匀，严重的造成断路，影响芯片性能。

如图1所示，某特定工艺的铜线最小线宽为d，最小间距也为d，沟槽深度为T，生长铜厚度为H，在局部区域有一组铜线密度均为50％、铜线宽度分别为d、2d、4d、8d、16d和间距为d、2d、4d、8d、16d的结构，从铜生长完成后的截面图可以看出，铜线越细，沟槽上方的铜越厚，不同结构沟槽上方厚度的最大差值为h。这5种结构经过CMP工艺模拟以后如图2所示，可以明显看到铜线和间距为d的沟槽上方有铜残留，造成短路，继续研磨可以清除残留的铜，但易造成其它地方过磨，从而极大的影响电性能和产品的良率，这种局部区域热点问题是生产中经常遇到的，应该优化设计，使制造工程师有更大的工艺空间。

发明内容

为了解决现有技术中化学机械研磨后集成电路版图细线区铜金属残留的问题，本发明的目的在于提供一种集成电路版图结构。

本发明的另一目的在于提供一种集成电路版图的制造方法。

为了达到上述目的，本发明采用的技术方案为：一种集成电路版图结构，包括铜线、介质层和阻挡层，其特殊之处在于：所述版图的细线区铜线宽度小于0.2微米，细线区介质层线间距为铜线宽度的2～4倍，所述铜线面积占版图总面积的20～30％，此结构使细线区的铜生长厚度下降，不同结构铜生长比较均匀，减少了CMP工艺前的表面起伏，降低了CMP工艺负担，提高了化学机械研磨能力，将获得最优化的平坦化效果。

一种集成电路版图的制造方法，在版图布局布线时，约束细线区铜线密度范围，通过布线工具增大细线区线间距，使电镀铜工艺铜生长更加均匀。

上述细线区介质层线间距在40mm×40mm的版图面积内可增加至原来间距的2～4倍，使工艺窗口增大，提高产品的良率。

与现有技术相比，本发明技术方案产生的有益效果为：

本发明通过调整版图设计，增加细线区线间距，使铜生长比较均匀，从而减轻了化学机械研磨的负担，提高平坦化能力，避免细线区产生的热点问题，提高了产品的良率。

附图说明

图1为现有技术中铜生长完成后的截面图；

图2为现有技术中经过CMP工艺后的截面图；

图3为本发明中铜生长完成后的版图截面图；

图4为本发明中经过CMP工艺后的截面图。

具体实施方式

下面结合附图和具体实施方式，对本发明的技术方案做详细说明。