[发明专利]半导体器件中互连线形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体器件中互连 线形成方法。

背景技术

半导体制程中，通常通过金属连接线(本文件内，简称为互连线) 实现器件与外部电路间的电连接。形成所述互连线的步骤包括：如图1 所示，在基底10上形成具有互连线结构22的介质层20及覆盖所述互 连线结构22的底壁和侧壁的晶种层(图未示)；如图2所示，在所述晶 种层上形成填充所述互连线结构22的电镀层30。

形成所述电镀层30的基本原理在于：将载有所述晶种层的基底沉浸在 电镀溶液中，所述基底和晶种层作为带负电荷的平板或阴极电连接到外 电源。固体金属块沉浸在所述电镀溶液中并构成带正电荷的阳极。电镀 过程中，溶液中的金属离子在晶种层表面被还原成金属原子，同时在阳 极发生氧化反应，以平衡阴极电流。

通常，利用传统工艺形成所述电镀层的步骤包括：如图3所示，采用 第一电流形成覆盖所述晶种层的底电镀分层32；如图4所示，采用第二电 流形成覆盖所述底电镀分层的顶电镀分层34，所述第二电流使形成所述 顶电镀分层34的速率高于采用第一电流形成所述底电镀分层32的速率。

实践中，尚需再对形成的电镀层执行研磨操作，方可执行后续形成金 属互连的操作。然而，实际生产发现，应用上述方法执行电镀及研磨操 作后，填充尺寸较大(如，对于90纳米及其以下工艺，图形区的临界尺 寸大于1微米)的图形区后易形成有如图5及图6所示的孔洞42，所述孔洞 42易导致金属互连效果的恶化。因此，如何减少所述孔洞的产生成为本 领域技术人员致力解决的主要问题。

2007年2月7日公布的公开号为“CN1909206A”的中国专利申请 中提供了一种半导体元件中内连线结构的制造方法，通过在内连线结构 中形成有一或多个应力释放层，以抵消导电材料所引起的应力并有助于 防止或减少产生拉回孔洞。

但是，应用上述专利申请中提供的方法减少所述孔洞的产生时，需在 制程中引入所述应力释放层的形成步骤，需要在原有工艺中附加新技术， 如，需要摸索所述应力释放层的形成工艺，以及，所述形成工艺与现行 工艺的整合程度；需投入巨大的研发成本。

发明内容

本发明提供了一种半导体器件中互连线形成方法，可减少电镀过程 中孔洞的产生。

本发明提供的一种半导体器件中互连线形成方法，包括：

在基底上形成具有互连线结构的介质层及覆盖所述互连线结构的 底壁和侧壁的晶种层；

采用第一电流形成覆盖所述晶种层的底电镀分层；

形成覆盖所述底电镀分层并填充所述互连线结构的顶电镀分层；

特别地，形成所述顶电镀分层的步骤包括：

采用过渡电流形成覆盖所述底电镀分层的过渡电镀分层，所述过渡 电流介于所述第一电流和第二电流之间，所述第二电流使形成后续电镀 分层顶层的速率高于采用所述第一电流形成所述底电镀分层的速率；

采用所述第二电流形成覆盖所述过渡电镀分层的电镀分层顶层。

与现有技术相比，上述技术方案具有以下优点：

上述技术方案提供的半导体器件中互连线形成方法，通过在现有技术 中形成所述底电镀分层和顶电镀分层的步骤之间，嵌入所述过渡电镀分 层的形成步骤，以降低所述顶电镀分层的形成速度，即，以低于所述第 二电流的过渡电流形成部分厚度的所述顶电镀分层(即，所述过渡电镀 分层)、以所述第二电流形成剩余厚度的所述顶电镀分层(即，所述电 镀分层顶层)，可在填充所述图形区时，降低反应速度，以及时排放反 应副产物，防止由于反应速度过快造成的反应副产物排放不及时，以及， 由于反应副产物排放不及时导致的在残留所述反应副产物的电镀分层表 面反应不能继续进行(将导致电镀过程中孔洞的产生)的现象的发生， 即，可减少电镀过程中孔洞的产生，且仅需对反应速率稍加控制，无需 投入巨大的研发成本。

附图说明

图1-图2为现有技术中互连线形成过程的结构示意图；

图3-图4为现有技术中电镀层形成过程的结构示意图；

图5为现有技术中存在孔洞的电镀层的结构示意图；

图6为现有技术中存在孔洞的电镀层的检测图片；

图7-图10为本发明第一实施例中电镀层形成过程的结构示意图；