[发明专利]SOI三维CMOS集成器件及其制作方法

说明书

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种绝缘体上硅SOI三维CMOS集成器件及其制作方法。

背景技术

集成电路遵循摩尔定律特征尺寸连续减小，芯片的集成度、性能不断提高。进入深亚微米时代，芯片内部器件的互连变得越来越复杂。因此，互连线寄生电阻、寄生电容所引起的延迟时间对电路性能的影响变的愈来愈突出。研究表明，在器件特征尺寸小于250nm以后，常规的金属连线引起的R-C延时将主宰整个电路延时，使超大规模集成电路集成度和性能的继续提高受到制约。采用铜互连技术在一定程度上降低了互连延迟时间，但在器件特征尺寸小于130nm之后，铜互连线的延迟时间也将成为影响电路性能的主要因素，使目前基于常规二维CMOS集成电路技术制造更高性能的芯片变得更加困难。

三维集成是超大规模集成电路持续向高性能发展的重要技术途径。三维集成允许芯片电路向垂直方向布局，通过优化设计，能够提高器件的集成度，缩短互连线长度，降低互连线的延时，提高和改善集成电路的性能。同时，三维集成也为集成电路设计提供了新的自由度，可以将不同性质及电源电压的电路设计在同一芯片的不同有源层上，更有利于扩展电路功能和构建芯片上系统SoC。

在当前进一步提高超大规模集成电路集成度、功能和性能逐渐变得困难的情况下，三维集成为突破这个壁垒提供了一种全新的技术。

近几年，国外对三维集成电路的研究比较重视。如美国的IBM公司、斯坦福大学等在该技术领域均进行了深入的研究工作，香港科技大学等也在该方面进行深入探索。研究工作所取得的成果表明，三维集成确能够明显缩短互连线长度，减小芯片面积，降低功耗，提高芯片集成度，提高集成电路的性能。三维集成电路不仅具有挑战性，而且具有明显的发展和应用前景。

三维集成电路是采用有源层即器件层逐次叠加的结构。三维集成电路的关键技术主要有三个，一是上下有源层之间要有良好的绝缘性能；二是作为有源层的材料晶体特性要好，以使载流子迁移率不会有大的衰减，保证电路的性能；三是后续层材料及器件制造过程的温度不能对前序有源层材料及器件的特性产生影响，即三维芯片后序有源层的形成不能有高温过程。

目前，实现后序有源层从理论上讲可以采用再结晶方法，即后序有源层为再结晶的多晶硅Poly-Si。如美国IEEE出版的Electron Devices杂志中，由Hongmei Wang，Singh Jagar，Sang Lam等人2001年7月发表的文章“HighFrequency Performance of Large-Grain Polysilicon-on-Insulator MOSFETs”所报道的就是这种方法。该方法是在下层有源层的器件及相关电路连线完成并覆盖SiO₂介质层后，低温下在该SiO₂表面淀积非晶Si，并利用激光或籽晶镍或籽晶锗使非晶硅再结晶，形成具有大粒度的Poly-Si，然后将该Poly-Si作为上层有源层，制造器件。该方法相对简单，但其缺点是晶粒间界及缺陷会对器件特性产生较大影响。

还可以采用层键合方法。该方法是将各有源层器件及相关电路连线单独制造，然后在低温度下将各有源层键合在一起，形成三维电路。目前多采用绝缘胶将各层粘接在一起。这种方法虽不存在高温影响，可以保持各有源层器件性能，但却存在有源层间互连难于对准的问题。

当前三维CMOS集成电路的研究主要集中在二层有源层的结构阶段。国外二层三维集成电路有源层主要采用的是再结晶方法和低温粘接方法。其中：在再结晶方法中，下层有源层即前序有源层为单晶Si，用于制造nMOSFET；上层有源层为再结晶的Poly-Si，用于制造pMOSFET；其原因是Poly-Si中的空穴迁移率与单晶Si相比下降较小，利于提高CMOS集成电路的速度。在低温粘接方法中，二个有源层都为单晶Si，其nMOSFET与pMOSFET的制造不受有源层的限制。

由于上述这些CMOS集成电路有源层中的nMOSFET和pMOSFET都采用单晶Si材料，或者分别采用单晶Si材料和Poly-Si材料，所以，目前所报道的三维CMOS集成器件的本征速度与二维CMOS集成器件的本征速度基本相同，都取决于nMOSFET和pMOSFET中的电子迁移率和空穴迁移率。