[发明专利]三维量子阱NMOS集成器件及其制作方法

说明书

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种三维量子阱NMOS集成器件及其制作方法。

背景技术

自1960年代，集成电路遵循摩尔定律特征尺寸连续减小，芯片的集成度、性能不断提高。进入深亚微米时代，芯片内部器件的互连变得越来越复杂。因此，互连线寄生电阻、寄生电容所引起的延迟时间对电路性能的影响变的愈来愈突出。研究表明，在器件特征尺寸小于250nm以后，常规的金属连线引起的R-C延时将主宰整个电路延时，使超大规模集成电路VLSI集成度和性能的继续提高受到制约。采用铜互连技术在一定程度上降低了互连延迟时间，但在器件特征尺寸小于130nm之后，铜互连线的延迟时间也将成为影响电路性能的主要因素，使目前基于常规二维集成电路技术制造更高性能的芯片变得更加困难。

使VLSI持续向高性能发展的一个重要技术途径是三维集成。三维集成允许芯片电路向垂直方向布局，通过优化设计，能够提高器件的集成度，缩短互连线长度，降低互连线的延时，提高和改善集成电路的性能。同时，三维集成也为集成电路设计提供了新的自由度，可以将不同性质及电源电压的电路设计在同一芯片的不同有源层上，更有利于扩展电路功能和构建芯片上系统SoC。

在进一步提高VLSI集成度、功能和性能逐渐变得困难的情况下，三维集成为突破这个壁垒提供了一种全新的技术。近十年，国外对三维集成电路的研究比较重视。如美国的IBM公司、斯坦福大学等在该技术领域均进行了深入的研究工作，香港科技大学等也在该方面进行深入探索。研究工作所取得的成果表明，三维集成确能够明显缩短互连线长度，减小芯片面积，降低功耗，提高芯片集成度，提高集成电路的性能。三维集成电路不仅具有挑战性，而且具有明显的发展和应用前景。

三维集成电路是采用有源层即器件层逐次叠加的结构。三维集成电路的关键技术主要有三个，一是上下有源层之间要有良好的绝缘性能；二是作为有源层的材料晶体特性要好，以使载流子迁移率不会有大的衰减，保证电路的性能；三是后续层材料及器件制造过程的温度不能对前序有源层材料及器件的特性产生影响，即三维芯片后序有源层的形成不能有高温过程。

目前，实现后序有源层从理论上讲可以采用以下几种方法：

1)再结晶方法，即后序有源层为再结晶的多晶硅Poly-Si。如美国IEEE出版的Electron Devices杂志中Hongmei Wang，Singh Jagar，Sang Lam，等人2001年7月发表的文章“High Frequency Performance of Large-GrainPolysilicon-on-Insulator MOSFETs”所报道的就是这种方法。该方法是在第一有源层的器件及相关电路连线完成并覆盖SiO₂介质层后，低温下在该SiO₂表面淀积非晶Si，并利用激光或籽晶镍或籽晶锗使非晶硅再结晶，形成具有大粒度的Poly-Si，然后将该Poly-Si作为第二有源层，制造器件。该方法相对简单，但其缺点是晶粒间界及缺陷会对器件特性产生较大影响。

2)选择性外延方法，即后序有源层为利用SiO₂窗口中的硅外延单晶Si。如美国IEEE出版的Electron Devices Letters杂志中S.Pae，T.Su，J.P.Denton等人2001年7月发表的文章“Multiple Layers of Silicon-on-Insulator IslandsFabrication by Selective Epitaxial Growth”所述。该方法是在已完成器件及相关电路连线制造的前序有源层的绝缘层上刻蚀出Si窗口，将该Si窗口作为籽晶，利用选择性外延及外延层的横向扩展在绝缘层上生长单晶Si层。这种方法生长的有源层质量高，但其缺陷是外延的高温过程会对前序有源层器件产生影响，以及外延窗口使芯片面积增大，影响电路的性能。

3)层键合方法。该方法是将各有源层器件及相关电路连线单独制造，然后在低温度下将各有源层键合在一起，形成三维电路。目前多采用绝缘胶将各层粘接在一起。这种方法虽不存在高温影响，可以保持各有源层器件性能，但却存在有源层间互连难于对准的问题。