[发明专利]一种定长信元交换中的数据位宽的转换装置和方法

说明书

技术领域

本发明涉及数据位宽转换电路设计技术，特别是涉及一种定长信元交换中的数据位宽的转换装置和方法。

背景技术

在定长信元交换系统的大规模集成电路设计中，为了保证多路数据被无阻塞进行交换，经常要提高逻辑电路的数据位宽，需要将逻辑电路的处理带宽提高N倍。比如如图1所示，在4*4ATM共享缓存交换结构中，每路输入数据的带宽为32Bit，7个时钟周期完成一个完整信元的传输。在这种交换系统内，可以连续不间断的7个时钟周期传输一个信元，传输信元中间也可以有间断，如图3所示，第一、二个信元传输是连续不间断的7个时钟周期传输一个信元，而第三个信元传输时，中间有两个时钟没有传输信元；前一个完整信元传输与后一个完整信元信元可以是不间断的Back-to-Back传输，也可以在两个传输信元之间间隔任意时钟周期，如图3所示的第二个信元与第三个信元传输间隔任意时钟周期。为了完成信元无阻塞交换，将交换系统内部的共享缓存总线宽度达到一个信元宽度，也就是32*7＝224bit的宽度，然后进行交换处理。可以采用如图2所示的数据位宽的转换装置将图3所示的有效的7个时钟周期的数据总线dada转换为图3所示的在传输完全部的data后的下一个时钟输出data_out，从而使数据位宽增加7倍，线速提高7倍，交换速度提高7倍。

图3是数据位宽的转换装置的输入数据和输出数据的时序图。其中，CLK为系统时钟；Data为输入数据总线；Soc为信元头指示，表示下一个时钟有效沿采样的输入数据为信元头部，另外它还表示可以切换存储区域了，也就是使Select反相；Wr表示数据写入位宽的转换装置写有效；Select为内部信号，初始化时为低电平，后面在有效时钟沿每检测到一个Soc就反相一次，在有效时钟沿采样Soc有效时，同时采样Select，当Select为低电平表示即将写入的信元将要被存储到存储区域A区，当Select为高电平表示即将写入的信元将要被存储到存储区域B区。可以看出，Wr持续有效时间为整数倍个信元周期，并在Soc的下一个时钟开始有效。

Data_out为经过数据位宽的转换装置后的输出数据，其位宽是输入数据总线Data的7倍，Ready指示数据位宽转换已经完成，将要在下一个时钟输出转换好的数据，Rd指示转换好的输出数据的读有效，可以作为下一级电路的写有效。可以看出转换好的数据持续有效的时间为至少持续7个时钟周期。

现有的数据位宽的转换装置主要通过先入先出缓存器(FIFO)和一定的控制逻辑来实现的。如图4所示，现有数据位宽的转换装置主要包括通道识别控制逻辑、FIFO组和读出控制逻辑。其中通道识别控制逻辑主要是根据一个n进制计数器将到达的输入数据Data分别顺序放入到FIFO(0)-＞FIFO(n-1)中。比如系统中信元长度为32*7Bit(其中m＝32，n＝7)，当Soc有效，则把计数器清零；当计数器的逻辑值为0时，判断Wr是否有效，输入数据Data写入FIFO(0)，也就是把信元头写入到FIFO(0)；当计数器的逻辑值为1时，判断Wr是否有效如有效，如有效则把输入数据Data写入FIFO(1)；……依次类推，把一个信元的32*7Bit数据分7次每次32Bit顺序写入到FIFO(0)-＞FIFO(6)中。读出控制逻辑根据一定的规则判断FIFO(0)-＞FIFO(6)中已经接收到一个完整的信元，然后一次性读出所有的224Bit数据。为了保证信元的back-to-back的传输，在读出一个完整信元的同时，Data还要被写入到相应的FIFO中去。

由此可见，数据位宽的转换装置所要完成的数据位宽转换比n越大，那么FIFO组内的FIFO数也就越多，由于FIFO器件的结构相对比较的复杂，并且控制逻辑也相对复杂。因此，该设计占用的设计面积大，耗费的逻辑资源多，实现起来复杂。

发明内容

有鉴于此，本发明的主要目的在于提供一种定长信元交换中的数据位宽的转换装置(完成从m Bit到m*n Bit的转换)，使其能够节省逻辑资源和设计面积，并能简单可靠的实现定长信元交换中的数据的位宽转换。

本发明的另外一个主要目的在于提供一种定长信元交换中的数据位宽的转换的方法，使其能简单可靠的实现定长信元交换中的数据位宽的转换，并能够节省逻辑资源和设计面积。

为了达到上述的目的，本发明的技术方案是这样实现的：

本发明公开了一种定长信元交换中的数据位宽的转换装置，该装置如图5所示包括：

两组数据存储区域，每个存储区域用来存储一个完整的信元，用简单的2n个RAM来实现，RAM深度为1。