[发明专利]一种数字化的核磁共振锁信号收发装置

说明书

技术领域

本发明涉及核磁共振的测量装置，更具体涉及一种数字化的核磁共振信号收发装置，该装置可用于核磁共振波谱仪和磁共振成像仪。 

背景技术

核磁共振实验都要求磁场有很好的稳定性。核磁共振波谱仪锁收发机和锁补偿系统的主要目是稳定静磁场，是核磁共振仪器必不可少的重要组成部分。为解决静磁场漂移，目前通常采用“场-频联锁”方法锁定静磁场。场-频联锁的技术实现主要有两类：一类为模拟锁，它直接将色散信号经模拟电路放大和滤波后加到磁场补偿线圈中；另一类为数字锁，其使用了数字控制理论和数字信号处理技术。传统的模拟与数字锁均采用多级混频，输出频率固定的锁信号，并且在锁接收机中采用模拟正交检波技术，在进行相敏检波时，两个通道间增益的不平衡或者相位误差，都容易造成解调相位伪影。目前较新型的锁系统，将数字技术用于锁接收机中，克服了传统的模拟锁接收机的一些缺点；但是这种传统数字锁接收机虽然采用高速模数转换芯片(ADC)和高速数字信号处理芯片(DSP)，但是使用的仍然是模拟正交检波，并且这种模式的数字锁接收机结构比较复杂、成本也相对较高。 

发明内容

本发明的目的是在于提供了一种数字化的核磁共振锁信号收发装置，该装置实现了全数字化射频收发与锁误差补偿，使得装置具有数字化控制、通用性好，成本低的特点，提高了磁场稳定性和抗干扰能力。 

为了实现上述目的，本发明采用以下技术措施：对锁系统进行了改进，是一种全数字化的锁系统。相对于传统锁系统，本发明不仅能够提高静磁场的稳定度，并且具有结构相对简单、成本也相对较低、可靠性高、操作便利等优点。全数字化的核磁共振锁信号收发装置由锁发射机、锁接收机和锁误差输出单元三个部分组成。锁信号收发机使用现场可编程门阵列(FPGA，Field Programmable GateArray)作为系统控制核心，FPGA控制电路与时钟分配电路、背板接口相连，用于接收外部时钟信号和主计算机的控制命令，FPGA控制电路主要完成各个模块电路的控制、锁场信息的收发，以及比例-积分-微分控制器PID(ProportionIntegration Differentiation)控制等工作。 

锁发射机由直接数字频率合成器(DDS)、低通滤波器(LPF1、LPF2、LPF6)，开关、数字可变增益放大电路组成。DDS分别与时钟分配电路、低通滤波器(LPF1、LPF2)、FPGA控制电路相连；开关分别与低通滤波器(LPF1)、数字可变增益放大电路、FPGA控制电路相连；开关分别与低通滤波器(LPF2)、固定增益电路、FPGA控制电路相连；数字可变增益放大电路分别与低通滤波器(LPF6)、FPGA控制电路相连；低通滤波器(LPF6)分别与数字可变增益放大电路和探头相连。锁发射机采用直接数字频率合成技术(DDS)产生信号，并通过FPGA控制增益放大电路输出幅度、相位、功率可调的锁信号和接收机本振信号。 

锁接收机由IF数字化子系统、混频器(Mixer)、可变增益放大电路(VGA)、低通滤波器(LPF4、LPF5)、开关组成。低通滤波器(LPF4)与探头和开关相连，可变增益放大电路(VGA)与FPGA控制电路相连，混频器(Mixer)分别与低通滤波器(LPF3、LPF5)、可变增益放大电路(VGA)相连，IF数字化子系统分别与时钟分配电路、FPGA控制电路、低通滤波器(LPF5)相连。接收机的核心是IF数字化子系统，该IF数字化子系统完成正交数字相敏检波的工作，并输出数字化的锁误差至FPGA控制电路。 

锁误差输出单元由数模转换器DAC、调理电路组成。数模转换器(DAC)与FPGA控制电路和调理电路相连。FPGA将接收的误差信息经过PID算法处理后，送入高精度模数转换器，最后输出至补偿线圈用于补偿静磁场漂移。 

在上述的发射通道和接收通道中，使用了DDS产生锁信号和本振信号，并使用现场可编程逻辑门阵列FPGA对DDS器件进行快速配置和操作。 

本发明采用了内部工作频率480MHz、双通道输出的DDS器件。由于DDS具有非常精确的频率输出特性，因此可以使输出频率直接对准锁系统的磁共振频率。通过使用FPGA对DDS器件的动态配置，具有输出频率可调的特点，可以满足输出不同频率锁信号的要求。 

为了达到输出锁信号的幅度和功率可调，采用固定增益放大器和数控可变衰减电路串联的方法，利用FPGA控制可变衰减电路完成输出信号幅度和功率可调的工作。