[发明专利]基于Bayes规则的误码率测试系统

权利要求书

1.一种基于Bayes规则的误码率测试系统，该误码率测试系统内嵌在FPGA处理 器芯片中，其特征在于：由时钟单元、m序列发生器、输出信息单元、接收信息 单元、序列同步及门限检测单元、误码统计单元、误码率估算单元、位同步时钟 提取单元、本地m序列发生器组成；

时钟单元用于产生m序列所需的时钟信号(211)；

m序列发生器用于产生m序列(212)；

输出信息单元用于将接收的m序列(212)进行编码后输出带有编码信息的m 序列(213)，并经光/电缆送入井下探管(10)；所述的带有编码信息的m序列(213) 的传输格式为，每帧44字节，每字节11位；每字节的第1位为起始位，第2-5位 为标识位，第6-9位为数据位，第10位为校验位，第11位为停止位；每帧前2个 字节的数据位负责发送误码率测试命令字，协议中定义为‘1000_0000’；每帧后 42个字节的数据位负责发送发端产生的m序列，每帧可发送168位m序列；

接收信息单元用于接收井下探管经光/电缆传回的含有误码的m序列(221)， 并对含误码m序列(221)进行解码处理，获得解m序列(222)；该解码采用与编 码相逆方式，即将每帧后42个字节的数据位上的共168位m序列码元依次读出， 并保存为解m序列(222)；

位同步时钟提取单元用于把隐藏在解m序列(222)中的码元时钟(225)恢 复出来，该码元时钟(225)作为本地m序列发生器生成基准m序列(226)的时 钟信号；

本地m序列发生器用于产生与解m序列(222)同频同相的基准m序列(226) 给误码统计单元；

序列同步及门限检测单元对接收的解m序列(222)与基准m序列(226)进 行数据流同步和同步保护后输出同步后的解m序列(223)和同步后的基准m序列 (227)；

误码统计单元用于对接收的同步后解m序列(223)和同步后基准m序列(227) 按位进行码元比较后输出误码信息(224)给误码率估算单元，该误码信息包括错误 码元数和总码元数；

误码率估算单元用于每隔1s进行一次样本误码率的计算，根据测试精度要求， 应用基于Bayes规则的误码估计算法给出实际误码率估计值，并通过RS422串口 将实际误码率估计值上传至中心处理器。

2.根据权利要求1所述的基于Bayes规则的误码率测试系统，其特征在于：时钟 信号(211)的频率高于光缆/电缆传输系统的波特率的10倍。

3.根据权利要求1所述的基于Bayes规则的误码率测试系统，其特征在于：m序 列发生器是9级移位寄存器。

4.根据权利要求1所述的基于Bayes规则的误码率测试系统，其特征在于：误码 率估算单元中应用的Bayes规则为，当传输总比特数为N、错误比特数为R时， 误码率θ的后验分布密度为p(θ|R,N)=θR(1-θ)N-R∫01θR(1-θ)N-Rdθ,0≤θ≤10,θ>1,]]>d表示 微分式的算子。