[发明专利]一种桥接网络及桥接网络中的数据处理方法

说明书

技术领域

本发明涉及数据通信网络，特别是一种用于双CPU片上系统中的桥接网络及桥接网络中的数据处理方法。

背景技术

在模数混合信号片上系统SoC(System on Chip)设计中，电路各不同部分的连接是一个关键问题。对于仅含有一个CPU的SoC来说可以使用总线方式完成各电路部分的连接，但对于含有2个或2个以上CPU系统的SoC来说，使用总线方式连接就会降低电路工作速度和性能。对于含有多CPU系统的SoC来说，其内部各CPU系统之间以及CPU系统与公共模块电路之间的数据传输通道形成了一种片内网络，属于片上网络系统(NoC)。

对含有多CPU系统的SoC来说，为了尽可能充分保证各CPU系统技术特性，要求任何一个CPU系统都能把公共电路和其他的CPU系统作为其系统的一部分，实现快速数据传输。这种系统各CPU系统之间、CPU系统与公共模块电路之间的连接如果采用传统总线方式，就会严重影响CPU系统的性能。特别是对于需要实时数据传输时，总线方式会引起等待时间过长。同时，使用总线方式还需要用一个CPU作为总线控制器，这会增加CPU系统的负担，降低全系统的技术性能。

目前一般使用总线桥实现多个模块电路与CPU系统的连接，例如ARM中的总线桥和IBM提出的Connectcore总线桥，这种总线桥的特点是可以实现可变数据宽度，同时可以满足快速数据连接。但对于具有双CPU(CPUA和CPUB)和三公共模块电路(ARM公共模块电路、ADC公共模块电路和DAC公共模块电路)的SoC系统来说，这种总线无法实现CPU所要求的运行模式要求。

发明内容

针对上述问题，本发明提供了一种不仅可以保证SoC中各CPU与多个公共模块电路之间数据的高速传输，还可以提高SoC中各器件的工作速度和性能的桥接网络及桥接网络中的数据处理方法。

为实现上述目的，本发明采取以下技术方案：一种桥接网络，其特征在于包括：一逻辑控制电路，所述逻辑控制电路通过信号线连接一个以上的CPU接口寄存器、一随机存储器通道开关、一模数转换器通道开关和一数模转换器通道开关；所述逻辑控制电路内设置有对应各CPU的公共模块电路选择信号、各所述公共模块电路的电平状态信号和各所述CPU选择所述公共模块电路的使能信号；所述逻辑控制电路通过各所述CPU接口寄存器接收各所述CPU发送的公共模块电路选择信号和使能信号后，将欲访问的所述公共模块电路的电平状态信号反馈给对应的所述CPU，各所述CPU与其连接的所述公共模块电路通过对应的所述CPU接口寄存器和通道开关进行数据传输。

各所述CPU接口寄存器通过选择线接收对应CPU的所述公共模块电路选择信号；各所述CPU接口寄存器还通过状态信号线向发出公共模块电路选择信号的CPU返回相应所述公共模块电路的状态电平信号；各所述CPU接口寄存器还通过地址线和双向数据线分别与各自对应的所述CPU、随机存储器通道开关、模数转换器通道开关和数模转换器通道开关传输数据；所述随机存储器通道开关通过读线、写线和片选线向所述随机存储器公共模块电路发出读、写信号以及片选信号，同时通过数据线和地址线与随机存储器公共模块电路相连，用于所述桥接网络和所述随机存储器公共模块电路传输数据；所述模数转换器通道开关通过片选线和数据转换线向模数转换器公共模块电路发出启动和转换信号，同时通过数据线与所述模数转换器公共模块电路进行数据传输，还通过通道选择线接受所述模数转换器公共模块电路发出的通道选择信号；所述数模转换器通道开关通过片选线向数模转换器公共模块电路发出片选信号，并通过数据线与所述数模转换器公共模块电路进行数据传输。

所述逻辑控制电路由现场可编程门阵列电路构成。

一种桥接网络中的数据处理方法，其特征在于：它包括以下步骤：步骤一，逻辑控制电路通过CPU接口寄存器接收外部两CPU的两组公共模块电路选择信号；步骤二，逻辑控制电路判断外部两CPU选择申请访问的公共模块电路的工作状态，并作出连接决定，并向申请访问的CPU发送该连接决定；步骤三，待CPU申请访问公共模块电路的操作结束，同时逻辑控制电路通过CPU接口寄存器接收到与其对应的CPU发送的结束信号时，逻辑控制电路将该公共模块电路的通道开关关闭，并且判断另一CPU是否在等待访问该公共模块电路，如果有，则确定该等待的CPU为申请源，并重复上述CPU申请访问公共模块电路的过程；如果没有，则返回步骤一。