[发明专利]面向多媒体传输的IEEE1394/GbE变换器及数据采集系统

权利要求书

1.一种面向多媒体传输的IEEE1394/吉比特以太网变换器，包括可编程逻辑电路、以太网接口电路、SDRAM电路、FLASH存储器电路、配置电路、1394链路层控制器电路、1394物理层接口电路和电源电路，其中，以太网接口电路用于将可编程逻辑电路与以太网连接，SDRAM电路和FLASH存储器电路作为用于所述IEEE1394/吉比特以太网变换器的存储器连接到所述可编程逻辑电路，配置电路连接到所述可编程逻辑电路用来配置所述可编程逻辑电路，1394链路层控制器电路连接到所述可编程逻辑电路，以及1394物理层接口电路连接到所述1394链路层控制器电路和1394网络，

在所述可编程逻辑电路内部，具有处理器、耦合到所述以太网接口电路的千兆以太网MAC层控制器、耦合到所述FLASH存储器电路的FLASH控制器、耦合到所述SDRAM电路的SDRAM控制器、双端口RAM和耦合到所述1394链路层控制器电路的1394接口逻辑电路，其中：

经由第一Avalon总线连接所述处理器、所述FLASH控制器、所述SDRAM控制器、所述双端口RAM的第一端口、所述千兆以太网MAC层控制器以及所述1394接口逻辑电路，所述处理器作为第一Avalon总线上的主设备而工作，所述FLASH控制器、所述SDRAM控制器、所述双端口RAM、所述千兆以太网MAC层控制器以及所述1394接口逻辑电路作为第一Avalon总线上的从设备而工作；

经由第二Avalon总线连接所述千兆以太网MAC层控制器、所述SDRAM控制器和所述双端口RAM的第一端口，所述千兆以太网MAC层控制器作为所述第二Avalon总线上的主设备而工作，所述SDRAM控制器和所述双端口RAM作为所述第二Avalon总线上的从设备而工作； 

经由第三Avalon总线连接所述双端口RAM的第二端口和所述1394接口逻辑电路，所述1394接口逻辑电路作为所述第三Avalon总线上的主设备而工作，所述双端口RAM作为所述第三Avalon总线上的从设备而工作；

系统工作时，所述1394接口逻辑电路从多媒体设备接收多媒体数据并经由所述第三Avalon总线将所接收的所述多媒体数据通过所述双端口RAM的第二端口而保存到所述双端口RAM，以及，每接收到一帧多媒体数据，所述1394接口逻辑电路就向所述处理器发送一次中断，响应于所述中断，所述处理器将收到的多媒体数据打包成为以太网报文，然后所述处理器控制所述千兆以太网MAC层控制器以DMA方式经由所述第二Avalon总线通过所述双端口RAM的第一端口将所述以太网报文发送到网络上。

2.根据权利要求1所述的IEEE1394/吉比特以太网变换器，其中，在打包发送以接收数据的同时，所述1394接口逻辑电路可以继续从多媒体设备接收新的数据，而在所述千兆以太网MAC层控制器发送以太网报文的同时，所述处理器可以经由所述FLASH控制器和/或所述SDRAM控制器取回并运行控制程序。

3.根据权利要求2所述的IEEE1394/吉比特以太网变换器，其中，所述SDRAM控制器经由第一从端仲裁逻辑电路而连接到所述第一Avalon总线和所述第二Avalon总线；所述双端口RAM经由第二从端仲裁逻辑电路而连接到所述第一Avalon总线和所述第二Avalon总线；

以及当由于两个主设备同时访问同一个从设备而发生总线竞争时，从端仲裁逻辑电路将连接两个主设备的Avalon总线中的一个选通到从设备的总线端口上，以允许主设备访问从设备，从端仲裁逻辑电路还会使能未被选通的连接主设备的Avalon总线的等待信号，借以延长未被选通的连接主设备的Avalon总线的访问周期。