[发明专利]嵌入式处理器与1394a总线的接口芯片

说明书

技术领域

本发明属于芯片设计技术领域，具体地说，本发明涉及一种嵌入式处理器与1394a总线的接口芯片。

背景技术

IEEE1394是1986年由苹果电脑公司针对高速数据传输开发的一种总线接口，并于1995年由美国电气和电子工程师协会(IEEE)制定成标准。目前为止，它主要发展为IEEE1394，1394a，1394b等系列标准。本发明主要涉及的是1394a标准。1394协议包括物理层，链路层，传输层，串行总线管理器四个部分。目前用来实现1394总线功能的芯片包括链路层芯片和物理层芯片(或者是两者的集成)。1394a总线最初主要应用于笔记本电脑中，但由于1394a总线在数据的快速和实时性方面具有其他总线无法比拟的优势，其应用领域也不断扩展，其中也包括嵌入式领域。比如实时视频传输方面，很多视频设备都使用了1394a总线。但是，由于嵌入式处理器与1394a总线的时序不一致，二者无法直接互联。现有技术中，使用组合逻辑电路(即“与”、“或”、“异或”等元件构成的组合电路)的方式来解决时序不一致的问题，实现嵌入式处理器与1394a链路层芯片的互联。但这种组合逻辑电路精度较低，仅仅是让嵌入式处理器和链路层芯片的读写操作的时间“凑”到一起，不能实现时序完全配合。特别地，当嵌入式处理器为单片机时，如果在FPGA中使用组合逻辑将单片机输出的控制信号直接送到链路层芯片，则稳定性很差，在实验中正确率仅为30％(即每100次读写操作仅有30次正确)。另外，由于现有的组合逻辑电路是对个别嵌入式处理器与1394a链路层芯片进行时序转换，不同的嵌入式处理器和不同的1394a链路层芯片需要不同的组合逻辑，因此通用性不强，使用极为不便。再者，使用组合逻辑在读写过程中会产生“毛刺”、“竞争”和“冒险”，不适合应用在性能要求高的场合。

发明内容

因此，本发明的任务是提供一种能够将嵌入式处理器与1394a链路层芯片的时序完全匹配的接口芯片，并且该接口芯片能够同时适用于多种类型的嵌入式处理器。

为实现上述发明目的，本发明提供的嵌入式处理器与1394a总线的接口芯片包括状态机，所述状态机的工作频率与所述嵌入式处理器的工作频率一致；所述状态机的状态包括，开始状态、开始读状态和开始写状态；

在开始状态下，所述接口芯片将1394a总线的链路层控制器芯片的MCS端口置为有效；所述接口芯片检测所述嵌入式处理器的读/写使能信号，当读/写使能信号有效时，进入开始读/写状态；

在开始读/写状态下，所述接口芯片向链路层控制器芯片传递读/写的目标地址；所述接口芯片检测所述链路层控制器芯片的MCA信号，当MCA有效时开始读/写数据。

上述技术方案中，所述状态机还包括空闲状态，当接收到复位信号时，所述状态机进入空闲状态；在空闲状态下，检测所述嵌入式处理器的片选信号，当片选信号有效时进入所述开始状态。

上述技术方案中，当所述嵌入式处理器是单片机时，在开始读状态下，当检测到MCA有效时，所述接口芯片读有效数据，并将数据放在所述接口芯片与单片机连接的数据总线上，直到所述单片机从所述数据总线上读入数据。

上述技术方案中，所述状态机还包括读状态和写状态，在开始读/写状态下，当检测到所述链路层控制器芯片的MCA信号有效时进入所述读/写状态并读/写数据。

上述技术方案中，当所述嵌入式处理器具有RDY信号时，在所述读/写状态下，所述接口芯片向嵌入式处理器输出RDY信号，触发所述嵌入式处理器读/写数据。

上述技术方案中，当所述嵌入式处理器具有等待状态配置寄存器时，根据所述接口芯片开始读/写状态所占周期个数，设置所述等待状态配置寄存器，使得所述接口芯片进入所述读/写状态时，所述嵌入式处理器的等待状态结束，并读/写数据。

上述技术方案中，当所述嵌入式处理器是单片机时，当所述嵌入式处理器具有RDY信号时以及当所述嵌入式处理器具有等待状态配置寄存器时所对应的状态机的三种模式的全部或其中任意两种模式集成在一块芯片中，并共用与所述嵌入式处理器连接的输入输出管脚，同时共用与链路层控制器芯片连接的输入输出管脚。

上述技术方案中，所述嵌入式处理器是TMS320V33、ERC32或AT89C51RC2芯片；所述链路层控制器芯片是TSB12LV32芯片。

与现有技术相比，本发明具有如下技术效果：

1、本发明能够保证数据读写的同步，极大地减小了读写过程的出错概率。

2、本发明的一些实施例通用性好，能够适用于多种不同类型的嵌入式芯片的1394a总线连接。