[实用新型]一种新型可重构电路

说明书

(一)技术领域

本实用新型涉及电子信息技术领域，特别涉及一种新型可重构电路。

(二)背景技术

早期的电路设计，对功能重构一般采用两套电路进行切换，成本高，设备复杂。近几年，随着FPGA技术和CPU技术的发展，使得设计人员可以利用统一的硬件平台进行不同功能的实现。但在一般情况下，都是采用对软件进行重配置并需要重新上电的方式进行，该种方式存在以下不足：1.要求断电，并且下载软件要充分考虑系统的工作特点，设计复杂；2.对CPU要求高，配置时间长，调试困难。

(三)发明内容

本实用新型要解决的技术问题是提供了一种新型可重构电路，通过微处理器控制FPGA的配置启动过程和数据配置芯片的片选信号，实现多个功能的在线可重构。

为了解决上述技术问题，本实用新型是通过以下措施来实现的：一种新型可重构电路，包括微处理器和可重构硬件，其特征在于：所述可重构硬件包括由FPGA构成的作为独立元件的可编程芯片和用来给可编程芯片配置程序的多个配置器件和多个或门逻辑电路；或门一个输入端连接上述微处理器，或门另一个输入端连接可编程芯片，或门输出端连接配置器件。

本实用新型所述FPGA为主串模式配置。

本实用新型的有益效果：

1.通过微处理器控制FPGA的配置启动过程和数据配置芯片的片选信号，实现多个功能的在线可重构；

2.结构简单、成本低廉、方便实用、适宜推广应用。

(四)附图说明

下面结合附图和具体实施例对本实用新型作进一步详细说明。

图1为本实用新型的结构示意图。

图2为本实用新型的配置时序图。

(五)具体实施方式

附图为本实用新型的一个具体实施例，如图1所示一种新型可重构电路，包括微处理器和可重构硬件，所述可重构硬件包括由FPGA构成的作为独立元件的可编程芯片和用来给可编程芯片配置程序的多个配置器件和多个或门逻辑电路；或门一个输入端连接上述微处理器，或门另一个输入端连接可编程芯片，或门输出端连接配置器件。

本实用新型FPGA采用主串模式配置方式，如图2所示其配置引脚如下：

nSTATUS：命令状态下为器件的状态输出。加电后，FPGA立即驱动该引脚到低电位，然后在100ms内释放它。NSTATUS经过10kΩ电阻上拉到Vcc，如果配置中发生错误，FPGA将其拉低。在配置或者初始化时，若配置电路将nSTATUS拉低，FPGA进入错误状态。

NCONFIG：配置控制输入。低电位使器件复位，由低到高的电位跳变启动配置。

CONF_DONF：双向漏极开路；在配置前和配置期间为状态输出，FPGA将其驱动为低。所有配置数据无错误接收并且初始化时钟周期开始后，FPGA将其置为三态，由于有上拉电阻，所以将其变为高电平，表示配置成功。在配置结束且初始化开始时，CONF_DONE为状态输入：若配置电路驱动该管脚到低，则推迟初始化工作；输入高电位则引导器件执行初始化过程并进入用户状态。

DCLK：FPGA内部振荡器产生的输出时钟，为串行配置器件提供时钟，控制整个配置周期。

ASDO：串行数据输出，与DCLK一同作用读取串行配置器件的配置数据。

nCSO：片选，在配置期间，FPGA将其驱动为低，选中待配置的串行配置器件。

nCE：FPGA器件使能输入。nCE为低时，使能配置过程。单片配置时，nCE必须始终为低。

nCEO：输出(专用于多片器件)。FPGA配置完成后，输出为低。在多片级联配置时，驱动下一片的nCE端。

DATAO：数据输入，在DATAO引脚上的一位配置数据。