[实用新型]调制解调器的译码器

说明书

技术领域

本实用新型涉及模拟通信和数字通信技术，尤其涉及可变速率调制解调装置中使用的译码器装置。

背景技术

数字化是目前无线电技术发展的趋势，它具有可靠性高、灵活性强和易大规模集成等优点，日益受到重视。通信中往往要根据通信信道的状况和通信类型变化通信速率，并保持较低的误码率，利用数字通信技术可以达到这一要求。

现有的级联码方案中：信道编码定理指出，随着码长n的增加，译码错误概率按指数接近于零。因此要可靠通信就必须使用长码，但随着码长的增加，译码器的复杂度、计算量也随之增加，以致难以应用在实际场合中。为了解决性能与实现难度的矛盾，Forney提出级联码概念，即把几个较短的码串接在一起组成一个码长较长的编码组合，把编制长码的过程分几级完成，以此来减少各级译码的复杂度。通常级联码分两级。

通常在构建级联码时，内外码选择具有互补性码型。如在本实用新型中外码采用的是RS码，而内码选择卷积码，RS码与卷积码串行级联码的优点是结合了RS码纠突发错误的能力和卷积码纠随机错误的能力，在相对较低的复杂度下取得较好的纠错性能，这种级联码组合形式已被CCSDS作为标准推荐使用。而在构造分组卷积级连码中，关键是分组码的参数N，K，d与卷积码的参数n，k和m之间如何搭配较为合适的问题。如果外码RS码的符号取自GF(2^M)域上，卷积码的编码约束度m等于M比较合适。对于约束度为m的卷积码，内译码器输出的最可能错误图样的长度是m，当此错误输入到RS译码器时，只相当于RS码中的一个符号错误，因此容易发挥RS码纠错能力。如果m太短，则Viterbi译码器的译码错误概率较大，直接影响到外码RS码的性能。而采用m较大的卷积码时，译码错误概率虽然可以较低，但Viterbi译码器的复杂性却随m指数增大，因此不宜选得过大。内码卷积码的码率R一般选用1/2或1/3，这是因为在级联码系统中，对内码误码率的要求10^(-3)左右，这用R＝1/2或1/3的卷积码很容易达到，且译码器的实现也较容易。若选用码率较高的卷积码，则不容易达到误码率的要求。外码码率的选择主要决定整个系统的误码率要求，即整个系统所要得到的编码增益。一般来说，当误码率一定时，随着码长的增加纠错能力越来越高，但译码器的复杂性也随之增加，并且当码长大于一定数值后，对整个系统的性能改善也不很明显，因此必须根据整个系统的误码率要求和译码复杂性，全面分析比较，选择合理的内、外码的码率。

实用新型内容

本实用新型目的是提出一种可变速率调制解调器的译码器，而且配合传输速率可以根据信道状况作相应变化的译码器，能纠错编码和译码，信息速率变化范围为8kbps—2Mbps；E_b/N₀＝8dB时，误码率≤10^-6。尤其是得到根据整个系统的误码率要求和译码复杂性，选择合理的内、外码的码率的译码器。

本实用新型的技术解决方案是：调制解调器的译码器，其特征是由单片机、DDS、单片机、FPGA、DSP器件、A/D转换器及D/A转换器组成，DDS产生的时钟信号输出连接FPGA、DSP器件、A/D转换器、D/A转换器的时钟输入口，单片机连接FPGA构成的MODEM的控制接口，A/D转换器及D/A转换器均连接FPGA的输入及输出接口。FPGA与DSP器件的数据接口互相连接，编码、成形滤波、匹配滤波、符号定时、频偏估计、Viterbi译码、RS译码器数字处理功能由FPGA和DSP完成；系统平台完成不同业务及不同速率的处理，硬件配置可以动态加载。

本实用新型从主控机读入要传送的数据写入输入缓冲单元(乒乓结构)，然后通过RS编码器将缓冲的数据以两倍的信道速率(处理时钟只需大于等于信道速率即可)读出进行RS编码，编码后的数据并串转换后送入卷积编码单元进行卷积编码，接着将经过卷积编码后的I、Q两路数据分别送入等价结构的交织器I、Q，最后将编码数据送入输出缓冲同时以信道速率将数据从输出缓冲读出送入后端的调制器单元，控制单元负责所有模块控制信号产生。

但是如果首先用一数字滤波器(滤波其带宽为π/D)对X_D(e^jω)进行滤波，使X_D(e^jω)中只含有小于π/D的频谱分量(对应模拟频率为πf_S/D)，再进行D倍抽取，则抽取后的频谱就不会发生混叠。可得完整的D倍抽取器，整数倍内插就是指在两个原始抽样点之间插入(I-1)个零值，若设原始抽样序列为x(n)，则内插后的序列为x_I(m)：