[实用新型]一种时钟降抖动电路及数字高清电视无效
| 申请号： | 200820093060.2 | 申请日： | 2008-03-27 |
| 公开（公告）号： | CN201194413Y | 公开（公告）日： | 2009-02-11 |
| 发明（设计）人： | 石进 | 申请（专利权）人： | 深圳市同洲电子股份有限公司 |
| 主分类号： | H04N7/015 | 分类号： | H04N7/015;H03L7/18 |
| 代理公司： | 深圳中一专利商标事务所 | 代理人： | 张全文 |
| 地址： | 518057广东省深圳*** | 国省代码： | 广东;44 |
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| 摘要： | |||
| 搜索关键词： | 一种 时钟 抖动 电路 数字 电视 | ||
1.一种时钟降抖动电路，其特征在于，包括一产生低抖动的低频率时钟的压控晶体振荡器，所述压控晶体振荡器的输出端连接一锁相环的输入端，所述锁相环将压控晶体振荡器输出的低抖动的低频率时钟倍频并输出，所述锁相环的输出端连接一时钟降抖动芯片的一输入端，所述时钟降抖动芯片的另一输入端接输入时钟，所述时钟降抖动芯片比较输入时钟及锁相环倍频后的低抖动时钟的频率及相位，所述时钟降抖动芯片一输出端连接所述压控晶体振荡器的输入端，另一输出端输出锁相环倍频后的低抖动时钟。
2.如权利要求1所述的时钟降抖动电路，其特征在于，所述输入时钟频率为74.25MHz。
3.如权利要求2所述的时钟降抖动电路，其特征在于，所述压控晶体振荡器的频率为27MHz，锁相环的乘法因子为11，除法因子为4，锁相环倍频后的低抖动时钟频率为74.25MHz。
4.如权利要求2所述的时钟降抖动电路，其特征在于，所述压控晶体振荡器的频率为14.85MHz，锁相环的乘法因子为5，除法因子为1，锁相环倍频后的低抖动时钟频率为74.25MHz。
5.如权利要求2所述的时钟降抖动电路，其特征在于，所述压控晶体振荡器的频率为24.75MHz，将锁相环的乘法因子为3，除法因子为1，锁相环倍频后的低抖动时钟频率为74.25MHz。
6.如权利要求1所述的时钟降抖动电路，其特征在于，所述锁相环和时钟降抖动芯片集成为电路芯片。
7.一种数字高清电视，其特征在于，包括一种时钟降抖动电路，所述时钟降抖动电路包括一产生低抖动的低频率时钟的压控晶体振荡器，所述压控晶体振荡器的输出端连接一锁相环的输入端，所述锁相环将压控晶体振荡器输出的低抖动的低频率时钟倍频并输出，所述锁相环的输出端连接一时钟降抖动芯片的一输入端，所述时钟降抖动芯片的另一输入端接输入时钟，所述时钟降抖动芯片比较输入时钟及锁相环倍频后的低抖动时钟的频率及相位，所述时钟降抖动芯片一输出端连接所述压控晶体振荡器的输入端，另一输出端输出锁相环倍频后的低抖动时钟。
8.如权利要求7所述的数字高清电视，其特征在于，所述输入时钟频率为74.25MHz。
9.如权利要求7所述的数字高清电视，其特征在于，所述锁相环和时钟降抖动芯片集成为电路芯片。
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