[实用新型]参数可控制的多功能维特比译码的电路

说明书

技术领域

本实用新型涉及一种译码电路，尤其是涉及一种参数可控制的多功能维特比译码的电路。

背景技术

维特比(Viterbi)译码是一种被广泛使用的信号传输中的自纠正错码(FEC)算法，它也可使用于信号的压缩传输。由于其算法的复杂性和译码参数多元性，因此在目前的大多数应用中，都以软件的方法来实现。软件实现的应用，虽然能达到比较完全的功能，但是在高速度的计算中无能为力。而在极少数的硬件实现中，却存在参数单一和功能简单等缺点。而且还未见到既能译码又能解压的多种参数可控的硬件模块电路(参见XILINX公司提供的FPGA设计方案Viterbi DecoderV6.0，Sept，2006)XILINX公司的维特比译码器是针对卷积编码的译码电路，他们的译码电路有两个基本组成部分：一是全并行的执行电路，以便数据的高速通过，但付出了硅片面积的代价；二是串行的电路实现，占有很小的硅片面积，但对每一译码却消耗了数个固定的时钟周期。XILINX公司的译码器有三个模块：BMU(Branch Metric Unit—支路度量单元)、ACS(Add Compare Select—加比选)和TB(Traceback—寻径)。

深圳市中兴集成电路设计有限责任公司在公开号为CN1329411的发明专利申请中公开了一种多信道维特比译码装置及方法，其装置包括：维特比(viterbi)译码模块，分别连接于维特比译码模块输入、输出端的复用模块和解复用模块，接于复用模块输入端的若干序列信号输入信道，接于解复用模块输出端的若干序列信号输出信道。由于采用复用和解复用方式，使同步信道、寻呼信道、快速寻呼信道及业务信道等多个信道共享一个维特比译码模块资源，大大节省了硅面积。由于改进了其中的分支度量单元、ACS单元、累积状态度量存储单元及累积状态度量比较单元，因此简化了控制逻辑，降低了能耗，缩短了多路序列信号的处理时间。该申请的主要特点注重于在维特比模块的输入、输出的复用与解复用装置，而对维特比模块本身并无论述。

发明内容

本实用新型的目的在于提供一种使用灵活、多样，既可用于传输系统中的错码纠正，也可用于压缩码元的解压(压缩率可为1/2或3/4)等的参数可控制的多功能维特比译码的电路。

本实用新型设有：

1.控制接口电路，控制接口电路用于可编参数控制数据输入的接口部分，控制接口电路的输入端接输入的控制参数，控制参数由控制接口电路的输入端写入，控制接口电路输入端接控制接口电路内部的16位寄存器，输入的控制参数由控制接口电路输入端写入到控制接口电路内部的16位寄存器，控制接口电路输出的16位控制值代表了不同的译码和解压参数并由此电路派生到相应的被控制单元；

2.码元填充转换电路，码元填充转换电路输入端接控制接口电路输出端；

3.译码核心电路，译码核心电路的输入端联接码元填充转换电路的两路输出(码元填充转换电路的两路输出定义为“支路度量1”和“支路度量2”)；

4.寻径电路，寻径电路设有一个存储单元，用于存贮“幸存路径”(Survived Path)(又称为“留存路径”)，寻径电路的输入端分别接控制接口电路的输出端和译码核心电路的输出端；

5.误码率监视电路，误码率监视电路设有编码器、存储器和比较电路，编码器输入端接寻径电路的译码输出端，编码器的输出信号经过增删还原电路进行增删操作后接比较电路，比较电路的输入端分别接存储器的输出端和增删还原电路的输出端。

控制接口电路可设有16位寄存器和综合逻辑电路，控制接口电路输入端接控制接口电路内部的16位寄存器，输入的控制参数由此写入到内部的16位寄存器，16位控制值代表了不同的译码和解压参数并由此电路派生到相应的被控制单元。综合逻辑电路产生寄存器的选通信号和数据读出有效的信号。16位的输入控制参数与16位的寄存器直接连接；控制接口电路中的综合逻辑电路的输出端直接与所有的寄存器使能端连接；所有的16位寄存器输出端都连接到控制接口电路的输出端；控制接口电路的两个输入端：rd_wt与reg_sel直接与综合逻辑电路连接。

控制接口电路输出的16位控制值的功能表述如下：

[0:6]—寻回路径长度；

[7]—软硬判决，1：硬，0：软；

[8]—4、3位控制，1：4位软，0：3位输入；

[9]—增删码否？1：增删，0：不增删；

[10]—增删码率，1：3/4，0：1/2；

[11:12]—输入码格式，00：2的补码，01：原码，10：补偿二进码；

[13:15]—备用。