[实用新型]多层滚动码解密电路

说明书

技术领域

本实用新型涉及一种滚动码解密电路，具体为一种多层滚动码解密电路。

背景技术

现有基于KEELOQ非线性滚动码加解密技术的解密电路也存在一些不足：该类电路仅由一层厂家密钥提供加密保护，而不能写入用户的私人信息，由此产生了使用不方便、应用范围小和存在技术安全漏洞等等不足。特别是，厂家密钥一旦泄漏，就可能造成整个系统崩溃，存在巨大的安全隐患。另外，还存在利用它的漏洞攻破它的安全密钥的可能。近年来，国内相继发生多起利用高科技手段攻破某一高档车型的门禁系统的盗车案件，就说明了这个问题的严重性。

实用新型内容

本实用新型的目的就是要克服上述不足，提供一种多层滚动码解密电路，这种多层滚动码解密电路能后续写入私密，并能灵活方便地修改私密，把两种密钥在底层和顶层进行多层嵌套滚动码解密处理，整个模块只用一片芯片构成，保密性强、集成度高、外围电路简洁、工作可靠，体积小。

为达到上述目的，本实用新型的技术方案是，该多层滚动码解密电路包括接收电路、滚动码解密电路、注册电路、存贮器、新密钥生成电路、双同步计数值有效时间窗口检验电路、时基电路和输出指令电路，所述滚动码解密电路包括滚动码解密电路1和滚动码解密电路2，所述接收电路与注册电路和滚动码解密电路1联接，该注册电路与存贮器连接，该存贮器分别与滚动码解密电路1、新密钥生成电路联接，所述滚动码解密电路1分别与新密钥生成电路、双同步计数值有效时间窗口检验电路联接，所述新密钥生成电路与滚动码解密电路2联接，所述滚动码解密电路2与双同步计数值有效时间窗口检验电路联接，所述双同步计数值有效时间窗口检验电路与输出指令电路联接，所述滚动码解密电路1、新密钥生成电路、滚动码解密电路2、双同步计数值有效时间窗口检验电路、输出指令电路分别与时基电路联接。

所述存贮器可存贮系统中所使用的厂家编码、序列号、私密、密钥、同步计数值1、同步计数值2等。

所有电路集成于一块CPLD芯片内。

本实用新型具有2个滚动码解密电路，即滚动码解密电路1和滚动码解密电路2(底层解密电路和顶层解密电路)。当接收电路接收到合法的有效密文后，首先进行序列号核对；第二步，把有效密文送到底层解密电路，进行底层解密，得到新的密文数据和一个同步计数值，经过第一个同步计数值有效时间窗口匹配检验；第三步，用新密钥生成电路生成的新密钥，对新的密文数据进行顶层解密，再经过第二个同步计数值有效时间窗口匹配检验。只有满足双同步计数值有效时间窗口匹配要求时，解码才能有效进行。

底层解密电路具有四种不同的解密算法，每次选择一种算法进行解密运算。

当该多层滚动码解密电路处于注册状态时，可以接收编码电路发送的注册信号，对编码器进行注册。没有注册的编码器发送的信号，解码器不予解码。

本实用新型在解密过程中，采用了二次嵌套滚动码解密电路(即底层解密电路和顶层解密电路)、双同步计数值有效时间窗口匹配电路和多算法混合解码，较好的解决了现有滚动码技术的不足。

首先，本实用新型可以让用户灵活方便地设置或修改私人密码。增加了用户私密，这不仅使产品更加人性化，使用更方便。同时，私密参与多层滚动码的加密过程，能有效防止由于公密泄漏而引发整个系统崩溃的危害，极大地提高了系统的安全性和适用性；

其次，在滚动码解密电路1和滚动码解密电路2(即底层解密电路和顶层解密电路)进行解密处理的过程中，运用了两个同步计数值。它们均需满足各自的时间窗口匹配的要求。否则，解密过程会自动终止，解密无效。双同步计数值有效时间窗口的转动角速度是不同的。另外，在底层解密电路中，还使用了多算法混合解码。

第三、多层滚动码解密电路实现了高度集成化。本实用新型采用了CPLD芯片，内置式ROM存储器，系统中所使用的所有密钥、序列号和其它重要数据信息，都存放在CPLD片内设计的各类存储器中，不可能通过任何外部连接对其进行访问，可以防止任何非法窃取信息的企图。整个模块只用一片芯片构成，外围电路简洁，工作可靠，体积小，保密性高。

本实用新型能够有效的堵塞技术漏洞，提高了系统对抗截获、复制、编码扫描以及重发机制等高技术手段攻击的能力，增强了解密系统的保密性和安全性。

附图说明

该附图是本实用新型多层滚动码解密电路结构框图。

具体实施方式

如图所示，该层滚动码解密电路包括接收电路、滚动码解密电路、注册电路、存贮器、新密钥生成电路、双同步计数值有效时间窗口检验电路、时基电路和输出指令电路，所述滚动码解密电路包括滚动码解密电路1和滚动码解密电路2，所述接收电路与注册电路和滚动码解密电路1联接，该注册电路与存贮器连接，该存贮器分别与滚动码解密电路1、新密钥生成电路联接，所述滚动码解密电路1分别与新密钥生成电路、双同步计数值有效时间窗口检验电路联接，所述新密钥生成电路与滚动码解密电路2联接，所述滚动码解密电路2与双同步计数值有效时间窗口检验电路联接，所述双同步计数值有效时间窗口检验电路与输出指令电路联接，所述滚动码解密电路1、新密钥生成电路、滚动码解密电路2、双同步计数值有效时间窗口检验电路、输出指令电路分别与时基电路联接。所述存贮器可存贮系统中所使用的厂家编码、序列号、私密、密钥、同步计数值1、同步计数值2等。所有电路集成于一块CPLD芯片内。