[实用新型]一种IIC总线扩展系统结构

说明书

技术领域

本实用新型涉及电子技术领域，尤其涉及一种IIC(Inter-Integrated Circuit，即I²C)总线扩展系统结构。

背景技术

在进行产品设计时，我们常常会用到IIC总线，IIC总线是CPU(CentralProcess Unit，中央处理单元)与外围设备的一个常用总线接口，常用于CPU与慢速设备进行数据交互和一些快速设备的带外配置等。

通常具备IIC接口的设备芯片，会有几个地址脚如A0和A1，在进行电路设计时，通过将A0、A1接高电平或低电平来实现DEVICE ID(设备ID)的确定，这样就可以在IIC总线上挂接多个同一厂家的IIC的接口设备。但有时候在一个产品中可能需要挂接很多个这样的设备，而A0，A1两个地址线最多允许在IIC总线上挂接4个同一个厂家的设备，如果超过四个，IIC总线上就无法进行设备身份的唯一识别，这时候设计人员的一般做法是通过CPU的GPIO(General Purpose Input Output，通用输入输出)脚来模拟IIC控制器，当用GPIO模拟时(IIC接口芯片假定是有A0、A1两个脚)要挂接16个设备需要两个驱动来实现，一个是用IIC接口，最多只能挂接4个设备，其余用GPIO，则需要8×2＝16个GPIO接口。这样会带来驱动开发人员的工作量加大(需要去模拟IIC总线控制器)和更多CPU的GPIO脚的使用(有时CPU无法提供这么多GPIO脚)；当CPU在模拟IIC接口时可能被高优先级的中断事件打断而无法实现一个IIC完整时序的模拟，从而带来系统的不稳定性。

综上可知，所述现有技术的IIC总线扩展系统结构，在实际使用上显然存在不便与缺陷，所以有必要加以改进。

实用新型内容

针对上述的缺陷，本实用新型的目的在于提供一种IIC总线扩展系统结构，其能够减少GPIO的使用，同时降低了系统开销，提高了效率。

为了实现上述目的，本实用新型提供一种IIC总线扩展系统结构，包括CPU，以及和所述CPU连接的多个受控设备，所述CPU与所述受控设备之间连接有时钟控制器。

根据本实用新型的IIC总线扩展系统结构，所述CPU上设有IIC总线，所述IIC总线包括数据线和同步时钟线。

根据本实用新型的IIC总线扩展系统结构，所述CPU上设有与所述时钟控制器相连接的GPIO脚。

根据本实用新型的IIC总线扩展系统结构，所述时钟控制器包括时钟输入和多个时钟输出，所述时钟输入与所述同步时钟线连接，所述时钟输出与所述受控设备连接。

根据本实用新型的IIC总线扩展系统结构，所述多个受控设备包括若干设备组，每一个所述时钟输出与一个所述设备组连接。

根据本实用新型的IIC总线扩展系统结构，所述多个受控设备具有相同的设备ID。

根据本实用新型的IIC总线扩展系统结构，所述数据线与所述受控设备连接。

根据本实用新型的IIC总线扩展系统结构，所述CPU还包括一个IIC驱动单元。

根据本实用新型的IIC总线扩展系统结构，所述时钟控制器为CPLD芯片或者FPGA逻辑器件。

本实用新型IIC总线扩展系统结构包括CPU，以及和所述CPU连接的多个受控设备，所述CPU与受控设备间连接有时钟控制器，所述时钟控制器可以为CPLD芯片或者FPGA逻辑器件。所述CPU上设有IIC总线，所述IIC总线包括与受控设备连接的数据线和同步时钟线，所述时钟控制器包括时钟输入和多个时钟输出，所述时钟输入与所述同步时钟线连接，所述时钟输出与所述受控设备连接。借此，本实用新型减少了CPU的GPIO使用，由于不需要花CPU的时钟去模拟IIC的时钟，能大大降低系统开销，提高效率。优选的，应用了CPU的IIC控制器，IIC的时钟电路完全由IIC硬件控制器完成，不需要耗CPU的时序，IIC控制器和CPU是并行的，无需CPU干预，从而提高可靠性。

附图说明

图1是本实用新型一种IIC总线扩展系统结构的结构示意图；

图2是本实用新型的一个实施例的电路结构图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。