[实用新型]一种集成电路的故障解除电路

说明书

技术领域

本实用新型涉及电子电路技术，尤其是半导体集成电路技术。

背景技术

就现有集成电路生产工艺，以n阱p衬底单阱工艺为例，对如图1所示的双电源芯片电路，接PMOS管MP1的漏极的节点B1和接NMOS管MN1的漏极的节点B2为电源接入端点，芯片的VDD和GND接芯片电源，当两个电源均未接入电路中时，PMOS管MP1和NMOS管MN1处于截至状态，当只接入B1节点与B2节点间的电源时，且节点B1接电源正极，节点B2接该电源的负极，芯片的B1节点的电平相对于VDD变为正电平，芯片的B2节点的电平相对于GND变为负电平，且此时MP1和MN1仍然未导通，而通过MOS管的寄生二极管DP1、DN1正向导通就形成如图2所示的＜B1-VDD-GND-B2＞的电流回路。又由于采用n阱p衬底单阱工艺的集成电路中所有NMOS管的n+源漏区均在同一衬底上，负电平使如图3所示的寄生npn三极管导通，节点B2为三极管的发射极，地为基极，其他同一p衬低上的n+有源区为集电极，如此可能造成集成电路功能紊乱。同理，对于p阱n衬底单阱工艺的集成电路中所有PMOS管的p+源漏区均在同一衬底上，正电平使如图4所示的寄生pnp三极管导通，节点B1为三极管的发射极，VDD为基极，其他同一n衬低上的p+有源区为集电极，致使集成电路功能失效。

实用新型内容

本实用新型所要解决的技术是提供一种集成电路的故障解除电路，避免因异常电平触发集成电路内部寄生三极管导通而使芯片的功能失效。

为解决上述技术问题，本实用新型的技术方案是：一种集成电路的故障解除电路，在所述集成电路内部电源接入端连接有故障检测电路，在故障检测电路上设有逻辑控制电路，还设有嵌位电路，所述嵌位电路与逻辑控制电路和集成电路内部电源接入端连接。

通过故障检测电路检测因集成电路内部电源接入端的电平异常触发寄生三极管导通与否情况，逻辑控制电路根据故障检测电路的输出控制嵌位电路工作，强行拉低寄生三极管的基极-发射极间电压，令寄生三极管的基极-发射极间电压小于该三极管导通所需的电压值，使寄生三极管处于截止状态，消除寄生三极管对电路的影响，使集成电路处于正常工作状态，从而解除集成电路故障。

作为改进，所述集成电路为n阱p衬底工艺制造的集成电路，所述故障检测电路一输入端与集成电路内部电源接入端之一连接，该内部电源接入端与集成电路一PMOS管的漏极连接，该PMOS管的源极与芯片电源VDD连接，所述故障检测电路另一输入端与集成电路内部电源另一接入端连接，该内部电源接入端与集成电路一NMOS管漏极连接，该NMOS管的源极与集成电路地GND连接。

所述故障检测电路包括两个比较器：第一比较器和第二比较器，所述两个比较器的输入端均与集成电路内部电源接入端连接。所述逻辑控制电路包括一个逻辑或非门，所述逻辑或非门的输入端与所述两个比较器的输出端连接。所述嵌位电路由开关和嵌位源串联构成，所述嵌位源的另一端与地GND连接，所述开关的另一端与集成电路内部电源接入端之一连接，所述逻辑或非门通过输出逻辑信号控制开关的开、闭。

作为改进，所述集成电路为p阱n衬底单阱工艺集成电路，所述故障检测电路一输入端与集成电路内部电源接入端之一连接，该内部电源接入端与集成电路一PMOS管的漏极连接，该PMOS管的源极与芯片电源VDD连接，所述故障检测电路另一输入端与集成电路内部电源另一接入端连接，该内部电源接入端与集成电路一NMOS管漏极连接，该NMOS管的源极与集成电路地GND连接。所述故障检测电路包括两个比较器：第一比较器和第二比较器，所述两个比较器的输入端均与集成电路内部电源接入端连接。所述逻辑控制电路包括一个逻辑与非门，所述与逻辑与非门的输入端与所述两个比较器的输出端连接。所述嵌位电路由开关和嵌位源串联构成，所述嵌位源的另一端与芯片接入电源VDD连接，所述开关的另一端与集成电路内部电源另一接入端连接，所述逻辑与非门通过输出逻辑信号控制开关的开、闭。

以上两种改进中，所述嵌位电路亦可只由开关构成，相应的输出逻辑信号控制该开关的开、闭；所述嵌位电路亦可只由嵌位源构成，嵌位源始终对寄生三极管的基极-发射极间电压保持嵌位，使寄生三极管始终保持截至状态。

与现有技术相比，本实用新型所带来的有益效果是：

在集成电路电源接入端点增设了故障检测电路、逻辑控制电路和嵌位电路，可以对集成电路内部电源接入端的电平进行实施监测和控制，确保能够制止因发生异常电平而导致出现的寄生三极管的导通，进而保证了芯片电路正常工作。

附图说明