[发明专利]半导体器件和制造半导体器件的方法

说明书

技术领域

本发明涉及半导体器件及其制造方法，更具体地，本发明的目的是提供一种半导体器件及其制造方法，其应用了在场效应晶体管结构的半导体器件中向半导体衬底中的通道部分施加应力来提高载体的移动度(mobility)的技术。 

背景技术

使用场效应晶体管的集成电路的小型化具有例如增大速度和降低电力消耗、价格和尺寸的各种优点，因而获得了不断的进步。现今，可以形成栅长度小于100nm的晶体管。此外，在ITRS路线图(国际半导体技术发展路线图)中，在称为32nm节点的晶体管中预测到20nm或者更小的栅长度。 

此外，不仅栅长度的降低而且器件自身结构的缩小(缩放)已经正在发生。然而，当栅长度在从亚微区域到小于100nm的区域的范围中时，从抑制栅泄漏电流的观点来看，传统上用作栅绝缘膜的氧化硅(SiO₂)基绝缘膜的物理膜厚度正达到极限。 

鉴于此，通过使用氧化铪基高介电常数(高-K)绝缘膜作为栅绝缘膜来增大栅绝缘膜的介电常数的方法、通过使用金属材料抑制栅电极的损耗的方法等被考虑为用于减小栅绝缘膜的有效膜厚度的方法。 

在这些方法当中的抑制栅电极的损耗的方法中，考虑使用钨(W)、钛(Ti)、铪(Hf)、钌(Ru)、铱(Ir)等作为用于栅电极的金属材料。然而，这些金属材料受到高位热处理时与栅绝缘膜等反应，造成栅绝缘膜的恶化和晶体管的阈值电压变化的问题。因而，在形成栅电极之后形成诸如源区域和漏区域的杂质扩散层的传统处理在杂质活性化的热处理中引起上述问题。

为了解决由这种金属材料形成的栅电极的问题，已经提出一种镶嵌栅处理，其在形成源区域和漏区域之后形成栅电极(参见日本专利申请早期公开No.2000-315789和日本专利申请早期公开No.2005-26707)。在镶嵌栅处理中，首先在形成伪栅的状态下形成源区域和漏区域。此后，形成覆盖伪栅的夹层绝缘膜，然后对其研磨以露出伪栅，通过蚀刻去除伪栅，并且在伪栅被去除的部分中形成新的栅绝缘膜和新的栅电极。此方法能够防止在形成源区域和漏区域中杂质活性化热处理对栅电极栅产生的影响。 

另一方面，积极使用通过向通道部分施加应力来增大硅衬底中的通道部分的载体移动度的方法。作为这种技术之一，已经提出了一种技术，其通过外延生长形成格子常数(lattice constant)与硅(Si)不同的硅锗(SiGe)或者碳化硅(SiC)的半导体层作为源/漏(S/D)来向通道部分施加应力(例如，参见日本专利申请早期公开No.2006-186240和“IEDM2003 Technical Digest”，T.Ghani et al.，“A 90nm High VolumeManufacturing Logic Technology Featuring Novel 45nm Gate Length StrainedSilicon CMOS Transistors”(US)，2003，p.987)。 

在此情况下，如图20的(1)所示，在器件隔离区域102形成在硅衬底101的表面一侧之后，经由栅绝缘膜103形成栅电极104。阻挡层105形成在栅电极104上。此外，绝缘侧壁106形成在栅绝缘膜103、栅电极104和阻挡层105的侧壁上。接着，如图20的(2)所示，硅衬底101的表面层被向下挖，且阻挡层105和侧壁106作为掩膜。接着，如图20的(3)所示，格子常数与Si不同的半导体层107在下挖的硅衬底101的露出的表面上外延生长。侧壁106在形成半导体层107之后去除。接着，如图20的(4)所示，以阻挡层105作为掩膜执行用于形成源区域和漏区域的延伸物108的离子注入。接着，如图20的(5)所示，再次形成侧壁109，并以阻挡层105和侧壁109作为掩膜执行用于形成半导体层107中的源/漏区域的离子注入。然后，执行通过离子注入引入的杂质活性化热处理。 

在这样制造的半导体器件113中，来自半导体层107的应力施加到栅电极下的通道部分ch。此时，如图21的(a)所示，当半导体器件113是 p通道型MOS晶体管时，格子常数比Si大的SiGe外延生长作为半导体层107。由此，压缩应力施加到通道部分ch，使得能提高载体(正孔)的移动度。另一方面，如图21的(b)所示，当半导体器件113是n通道型MOS晶体管时，格子常数比Si小的SiC外延生长为半导体层107。由此，张力施加到通道部分ch，使得能提高载体(电子)的移动度。