[发明专利]使用自组装聚合物进行亚光刻互连构图的方法

说明书

技术领域

本发明一般涉及集成电路的制造，更具体地，涉及通过使用自组装聚 合物的构图工艺制造集成电路。

背景技术

半导体工业需要在更小芯片区域上制造具有越来越高器件密度的集成 电路，以实现更高的官能度且降低制造成本。对大规模集成的这种需求导 致电路尺寸和器件特征的持续缩小。

减小诸如场效应晶体管中的栅极的结构的尺寸的能力受到光刻技术的 驱动，所述光刻技术反过来又取决于用于曝光光致抗蚀剂的光的波长。在 当前的商业制造工艺中，光学设备使用具有193nm(纳米)波长的光来曝 光光致抗蚀剂。多个研究和开发实验室正在试验使用EUV(13nm)波长 来减小结构的尺寸。此外，正在发展利用浸没技术来改善分辨率的先进光 刻技术。

光刻技术所面临的一种挑战是制造临界尺寸(CD)小于70nm的特征。 必须改善当前采用的光刻技术的所有步骤，以实现特征尺寸的进一步减小。

在常规技术中，穿过二元(binary)掩模对材料层上的光致抗蚀剂层 曝光。光致抗蚀剂是正性或负性光致抗蚀剂，并且可以是含硅的、干法显 影的抗蚀剂。在正性光致抗蚀剂的情况下，光在光致抗蚀剂中引起光化学 反应。在光致抗蚀剂的通过掩模被曝光的部分处，用显影液可去除光致抗 蚀剂。光致抗蚀剂被显影，以清除这些部分，从而在材料层上保留光致抗 蚀剂特征。接着，在材料层中蚀刻出集成电路特征，例如，栅极、过孔、 或互连，并且去除剩余的光致抗蚀剂。

使用常规工艺限制了集成电路特征的线宽。例如，在光的使用中像差、 聚焦、邻近效应限制了制造具有减小的线宽的特征的能力。如果使用常规 技术，使用248nm波长的光源，最小印刷特征线宽为300至150nm，现在 最先进的光刻工具可以分辨100nm的特征尺寸，利用浸没光刻术可将该特 征尺寸改善为70至80nm。在所期望的IC设计要求低于50nm的互连的 情况下，很明显，常规光刻不能满足该设计要求。

因此，需要将IC互连开口直径减小为低于常规光刻工具的分辨率， 以提高电路布局密度。

已知特定的材料能够在特定的期望条件下组织成有序的图形，该现象 通常被称为材料的自组装。

自组装聚合物能够自组织成纳米级图形，使得将来半导体技术的进展 成为可能，如例如在Nealey et al.，“Self-assembling resists for nanolithography”，Electron Devices Meeting，2005，IEDM Technical Digest，IEEE International 5-7 Dec.2005 Page(s)：4pp中所示，在此引入该文献的 内容作为参考。如在参考文献中所述，每个自组装聚合物系统通常包含两 种以上彼此不混溶的不同聚合物嵌段成分。在合适的条件下，这两种以上 的不混溶聚合物嵌段成分分离成纳米级的两种以上的不同相，从而形成孤 立的纳米尺寸的结构单元的有序图形。与此一致，Edelstein等人的美国专 利申请公开2005/0167838公开了使用自组装聚合物图形在氧化物中形成亚 光刻特征，在此引入该专利申请公开的内容作为参考。

例如，在Babcock的美国专利6,630,404和Krivokapic的美国专利 6,534,399中，提出了自组装单层(monolayer)，以减小光刻限定的特征 的特征尺寸，在此引入这些专利的内容作为参考。结果不是自组装图形。

另外，例如，在Chen等人的美国专利6,773,616中，提出了自组装聚 合物用于构图硬掩模，在此引入该专利的内容作为参考。不存在与下伏层 的图形配准(registration)。