[发明专利]用来防止扫描移位期间的峰值功率问题的电路系统

说明书

技术领域

本发明的实施例一般涉及扫描技术。

背景

扫描设计在用于数字电路的面向测试的设计(DFT)中使用。扫描设 计提供测试接入以改进待测器件(DUT)的可测试性并降低测试成本。在 现有技术图1中描述了扫描设计的示例。扫描设计的目的是提供测试接入 以增加组合电路的可测试性。扫描设计可用扫描寄存器替换普通内部寄存 器。扫描寄存器向普通寄存器添加被成为扫描路径的信号路径，从而可直 接从外部访问该普通寄存器。如果扫描启用(SE)信号被设置成例如逻辑 高信号(可称为1)，则扫描路径有效。或者，普通路径被选择，且扫描寄 存器起普通寄存器的作用。扫描寄存器的扫描路径以串行方式连接，以形 成被称为扫描链的移位寄存器。因为用来加载和卸载扫描链的时间占据了 全部测试时间，所以可以有并联的多个扫描链以减少测试时间。可通过诸 如内建的自检(BIST)之类的片上测试电路系统在内部接入扫描链，和/或 通过外部测试仪接入扫描链。

参考图1，集成电路芯片中的组件10包括包括扫描链14，其包括耦合 至组合逻辑18中的电路的多路复用器20-1…20-N和寄存器(诸如触发器) 22-1…22-N。寄存器22-1…22-N由时钟信号CLK进行时钟控制。首先，选 择扫描路径(SE＝1)，且将输入测试图形(SI)移至扫描链中以初始化扫 描寄存器。寄存器22-1…22-N的输出对诸如逻辑门30、36以及40中的一 个或多个之类的组合逻辑有效。第二，选择普通功能路径，而且强制初级 输入(PI)。然后，测量初级输出(PO)并与期望输出比较。将诸如门30、 36、40和/或42的输出之类的组合逻辑18的某些输出提供作为多路复用器 20-1…20-N的0输入，当SE＝0时，多路复用器20-1…20-N将他们提供给 寄存器22-1…22-N的输入端。应用时钟(CLK)脉冲以将组合逻辑18的测 试响应捕获到寄存器中。然后选择扫描路径(SE＝1)，并当移入下一输入 测试图形时，将测试响应(测试向量)移出(扫描输出SO)。将所获得的 测试响应SO与期望响应比较，以确定DUT是好还是坏。此过程重复直到 使用了所有测试图形。当SE＝1时为扫描输入周期，而当SE＝0时为捕获周 期。

图2示出包括如图1的扫描链中所示的多个多路复用器和寄存器的扫 描链部分46和用来接收扫描链部分46的输出并保持该输出直到时钟转变 为低的锁定锁存器48。锁定锁存器用来容许最多例如半个时钟周期的时钟 偏移。

在现有技术的图3中示出了在扫描移位期间的峰值功率问题，图3包 括由CLK1信号进行时钟控制的一个链中的寄存器52-1、52-2以及52-3， 和由CLK2信号进行时钟控制的另一扫描链中的寄存器54-1和54-2，每一 个寄存器均耦合到组合逻辑50。(由于空间有限，没有示出多路复用器。) 当然，这些链可以更大。当扫描链被加载时，可将可能过多数量的转变从 扫描寄存器注入组合逻辑器中。那些注入的转变会引起逻辑门的输出切换， 并在DUT内产生更多转变。

转变的产生需要从电源电压(VDD)供给的功率。这样过多的瞬时功 率需求会产生如图4中所示的供电电压噪声。所得的供电电压噪声会改变 DUT的工作频率，而且会引起诸如保持时间违规之类的时序问题。所得的 时序问题会使想要的测试功能失效，而且引起错误的测试决策。

为帮助解决此问题，诸如图3中的现有技术组件提供不同相位(在不 同时间)的扫描移位时钟，这称为时钟偏移。例如，在图5中，移位时钟 CLK1、CLK2、…CLKn在不同时刻具有上升沿。然而，现有技术电路并未 有效地使用时钟偏移。

概述

在某些实施例中，一种芯片包括第一和第二扫描链部分，它们分别包 括寄存器和多路复用器，该多路复用器用来在扫描输入周期期间向寄存器 提供扫描输入信号，且在捕获周期期间提供捕获到的输出信号。该芯片还 包括用来分别向第一和第二扫描链部分的寄存器提供第一和第二测试时钟 信号的电路系统，其中在扫描输入周期期间，第二测试时钟信号通过电路 系统中的与捕获周期期间不同的信号路径提供，而且在扫描输入周期期间， 第二测试时钟信号相对于第一测试时钟信号偏移。