[发明专利]用于蚀刻半导体结构的具有脉冲反应气体补充的脉冲等离子体系统

说明书

技术领域

本发明涉及半导体结构及半导体设备。

背景技术

过去几年来，已通过将半导体结构的特征结构(feature)经过微缩化 (scaling)为极小的尺寸来大幅增进集成电路(ICs)(例如：用于计算的逻 辑电路，及用于信息储存的存储电路)的效能及性能。然而，用于制造集成电 路微缩化的设备及工艺几乎都存在有问题。半导体工艺技术以及用于实施此种 工艺的设备的持续进步已确保半导体产业对于微缩化的持续追求的幸存。

为了使半导体堆栈图案化成有意义的结构，通常使用光刻/蚀刻处理。目 前的蚀刻处理包括：以包括离子化气体(例如：等离子体)的系统来蚀刻半导 体堆栈。等离子体蚀刻处理对于具有细微特征结构的多个相邻结构的蚀刻是特 别有用的。然而，随着对特征结构尺寸及间隔的更严苛的要求，等离子体蚀刻 处理自身的限制也显现出来。

等离子体蚀刻的一个可能的限制是有关于在单一样品中的多个半导体结 构之间存在有多种间隔的IC的制造。举例来说，蚀刻速率是由图案密度而定， 这种现象称为“微负载(micro-loading)”。在非常小的尺寸中，特别是在高 深宽比(aspect ratio)的态样中，经图案化而具有高密度(即，特征结构之间 的间隔较小)的材料的蚀刻速率会比经图案化而具有低密度(即，特征结构之 间的间隔较大)的相同材料的蚀刻速率来的低。因此，可能需要“过蚀刻 (over-etch)”才能完全将单一样品中的各种结构蚀刻掉，也就是说，当未完 全蚀刻的区域继续进行蚀刻处理时，首先完成蚀刻的区域也会继续暴露于蚀刻 处理中。在此种实例中，这样的过蚀刻对于最终的半导体结构具有不利的影响。

参照图1，是表示特定半导体材料的蚀刻速率与单一样品(其中发生有微 负载现象)中的各种半导体结构的密度(即，特征结构之间的间隔)两者之间 的关联性的图表。如图所示，随着关联线的向下倾斜，蚀刻速率随着密度的增 加而降低。参照图2A，半导体堆栈200包括基板202、半导体层204及掩模 206。参照图2B，利用等离子体蚀刻处理而将掩模206的图案蚀刻进入半导体 层204。如图2B所示，半导体堆栈200的蚀刻过程中会发生微负载现象，因 此使得半导体层204在低密度区域208的蚀刻速率高于中密度区域210及高密 度区域212。参照图2C，半导体堆栈200上所进行的蚀刻处理是在低密度区 域208先完成，其早于中密度区域210及高密度区域212。因此，当较高密度 区域的蚀刻完成时，低密度区域208中的结构会暴露于过蚀刻。参照图2D， 在过蚀刻的过程中，较低密度区域中的结构上可能会发生有害的钻蚀214。如 图2D图所示，钻蚀214可随着密度而改变，其取决于特定区域所承受的过蚀 刻程度。

因此，此处描述一种用于蚀刻半导体结构的方法，以及在其内部执行该方 法的系统。

附图说明

第1图，表示根据现有技术的蚀刻速率相对于结构密度的关联图式。

第2A～D图，表示根据现有技术在半导体堆栈上进行蚀刻处理的微负载效 应的剖面视图。

第3图，表示根据本发明的实施例的蚀刻速率相对于结构密度的关联图 式。

第4A～C图，表示根据本发明的实施例在半导体堆栈上进行具有脉冲反应 气体补充的脉冲蚀刻处理时微负载现象大幅降低效应的剖面视图。

第5A图为流程图，第5B图为波形图，两者皆表示根据本发明的实施例 的具有脉冲反应气体补充的脉冲蚀刻处理的一系列步骤。

第6A～F图，表示根据本发明的实施例在半导体堆栈上执行第5A图中流 程图的步骤的剖面视图。

第7A～C图，表示根据本发明的实施例的连续等离子体蚀刻处理/具有脉 冲反应气体补充的脉冲等离子体蚀刻处理在半导体堆栈上执行的剖面视图。

第8图，表示根据本发明的实施例的具有脉冲反应气体补充的脉冲等离子 体蚀刻处理的一系列步骤的流程图。

第9A～D图，表示根据本发明的实施例的第8图的流程图的步骤在半导体 堆栈上执行的剖面视图。

第10图，表示根据本发明的实施例在其中进行具有脉冲反应气体补充的 脉冲等离子体蚀刻处理的系统。

第11A～B图，表示根据本发明的实施例的第10图的系统的腔室分别处于 等离子体开启状态及等离子体关闭状态。