[发明专利]用于系统管理的多级单元选择的多程序

说明书

技术领域

本文中所揭示的实施例通常涉及存储器装置，包含非易失性存储器装置。

本专利申请案主张2007年2月7日提出申请的美国申请案第11/672,076号的优先权权益，所述申请案以引用的方式并入本文中。

背景技术

存储器在计算机及其它电子装置中通常采取半导体集成电路的形式。存在许多不同的类型，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。

快闪存储器装置可利用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。快闪存储器装置最常被制成为两种形式：NOR快闪及NAND快闪。NAND快闪包含单级单元(SLC)及多级单元(MLC)架构。这些存储器装置可进一步分类为易失性或非易失性。易失性存储器装置需要电力来维持数据，而非易失性存储器能够在没有电源的情况下维持数据。非易失性存储器的实例是快闪存储器，其将信息存储在半导体电路中而不随着时间的推移需要电力来维持所述信息。

尽管SLC存储器准许将数据作为单个位存储成两个状态中的任一者，但MLC存储器允许较高的密度，因为其允许每一存储器单元中存储两个或两个以上数据位。存储器装置，无论是SLC还是MLC，均可被组织或配置为划分成具有更小区段(称为扇区)的页的块。每一扇区能够存储信息位；位的数量可由所述存储器装置的密度确定。每一块可包含快闪数据程序，所述快闪数据程序引导用数据填充扇区及用于使扇区内的不再需要的单元(例如，存储器扇区内已被传送出去且不再需要用于存储的数据单元)选择性地无效的过程。此快闪数据程序的长度影响所述存储器装置的性能且因此可需要缩短所述快闪数据程序或最佳化其使用。因此，减少数据传送时间可增加可靠性且减少性能损失。

发明内容

附图说明

图1是根据本发明各种实施例的存储器系统的框图。

图2是显示根据本发明各种实施例的NAND快闪存储器中的存储器单元阵列的组织的三维框图。

图3是根据本发明各种实施例的NAND快闪存储器阵列的示意图。

图4是显示根据本发明各种实施例的图3的MLC阵列的阈值电压分布的图示。

图5是根据本发明各种实施例的用以在下部页上为数据有效性设定状态指示符的第二程序操作的框图。

图6是根据本发明各种实施例的用于使用MLC快闪装置使特定页上的信息无效的方法的流程图。

图7是根据本发明各种实施例的用于使用MLC快闪装置在页块内的特定页上指派状态指示符的方法的流程图。

图8是根据本发明各种实施例的系统的框图。

具体实施方式

所揭示实施例中的一些实施例提供用于在准备填充存储器块时使用MLC快闪装置使选定页上的信息无效的机制。在实施例中，从处理器接收存储器分配请求，所述处理器经配置以管理被组织为多个块的多级非易失性存储器装置，每一块包含组织在页内的多个扇区，且每一扇区经组织以存储多个数据位直到页块填满。根据各种实施例，所述多个扇区中的每一者可以是选择性地可编程、选择性地可擦除及唯一性地可寻址。

页高速缓存提供用数据填充全页的方法，其中页程序引导所述数据填充操作。在不再需要数据扇区的情况下，所述数据扇区可由处理器识别为“无效的”，此减少在后续的分配请求期间搜索“有效”数据扇区所需要的时间量，从而避免过多的处理时间。实现所述操作的一个方法是提供引导到页的一部分的第二页程序，所述程序可对旗标或状态指示符进行编程以指示所述页部分中所含有的数据“无效”。此方法可快速识别给定页内的有效数据扇区，而不增加页块编程及擦除循环时间。

存在两个类型的数据块，即全页及局部页。全页块含有经设计以在单个操作中被写入为全页的相连数据扇区全页。如果在单个分配请求期间存在少于将填充所述全页块的可用数据，那么所述全页块保持被局部地填充直到所述数据被移除，从而留下未使用的空间。所述全页块还在每一已写入页的备用位置含有块信息以用于块识别，所述块信息对于所述块内的每一已写入页来说均是相同的。

局部页块含有指派给所述全页块中的一者的至少一个局部数据页。可在要求变化的数据大小的多个操作中将数据写入到单个局部页。所述局部页块含有唯一的逻辑扇区地址信息，所述信息可位于每一被局部写入的页的最后一个扇区中。逻辑扇区地址范围可限制于局部填充的全页块中的一者的逻辑扇区范围。