[发明专利]包括具有不同类型集成电路存储器设备的分层存储器模块的系统无效

专利信息
申请号: 200880010770.7 申请日: 2008-03-19
公开(公告)号: CN101689145A 公开(公告)日: 2010-03-31
发明(设计)人: C·哈姆佩尔;M·霍罗韦兹 申请(专利权)人: 拉姆伯斯公司
主分类号: G06F12/08 分类号: G06F12/08;G06F13/16
代理公司: 北京市金杜律师事务所 代理人: 王茂华;李峥宇
地址: 美国加利*** 国省代码: 美国;US
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摘要:
搜索关键词: 包括 具有 不同类型 集成电路 存储器 设备 分层 模块 系统
【说明书】:

技术领域

本公开内容在此一般地涉及集成电路设备和/或此类设备的高速 信令。

背景技术

在各种存储器技术以及实现那些存储器技术中,在存储器系统 的性能、耐久性、密度、成本和功耗方面存在着显著差异。虽然特 定的存储器技术可以具有相对短的延迟或读取访问时间,但是同一 存储器技术可能具有相对较长的写入时间,这可能不适于某些应用。 对于特定存储器位置,特定的存储器技术可能限于相对低的写操作 数量。在超过限制的写操作数量之后,则可能不能可靠地存储以及 从存储器位置取回信息。在密度方面,存储器技术可以约为其他存 储器技术的四到十倍,或比其他存储器技术占用小得多的表面积/体 积。某些存储器技术的成本约为其他存储器技术的一半。以不同的 存储器技术进行存储器访问操作期间,可以使用各种电压或电流, 这导致了不同的功耗率。因此,某些存储器技术比其他存储器技术 使用更多的功率。

附图说明

通过示例的方式、并且不通过限制的方式示出了实施方式。在 附图中,类似的标号表示类似的元素。

图1示出了基于存储器模块布局和设备类型组织为逻辑和物理 层的分层存储器系统。

图2A示出了具有层级电路的集成电路缓冲器设备。

图2B示出了类似于图2A的集成电路缓冲器设备。

图3A示出了不同层级模块之间的相关数据映射。

图3B示出了不同层级模块之间的相关地址映射。

图4示出了具有层级电路的控制器。

图5A-5D是示出了操作具有存储器模块层级的存储器系统的方 法的流程图。

具体实施方式

除其他实施方式之外,存储器系统包括控制器和具有不同类型 集成电路存储器设备的存储器模块层级。(存储器模块的)层级包 括一个或多个具有特定类型集成电路存储器设备的存储器模块。与 具有带有单个类型集成电路存储器设备的存储器模块的系统相比, 存储器模块的层级可以增加总系统性能。通过在第一层级中使用第 一类型集成电路存储器设备,总系统读取延迟可以减小并且写数据 耐久性可以增大;同时通过在第二层级中使用成本更小并且功耗更 小的第二类型集成电路存储器设备,而减小了总成本和功耗。例如, 至少一个易失性存储器设备布置在第一层级中,并且至少一个非易 失性存储器设备布置在第二层级中,从而该第一层级可以充当控制 器和第二层级的读取/写入高速缓存。

在实施方式中,层级以菊花链方式耦合。第一信号路径将控制 器耦合至具有易失性集成电路存储器设备的第一存储器模块。第二 信号路径将第一存储器模块耦合至具有非易失性存储器设备的第二 存储器模块。控制器在第一信号路径上传送有待存储在易失性存储 器设备中的控制信息和写数据。通过第一存储器模块将用于非易失 性存储器设备的控制信息和写数据从控制器传送到第一信号路径 上,并且继而传送到第二信号路径上。同样地,控制器通过第一存 储器模块从第一信号路径和第二信号路径访问存储在易失性和非易 失性存储器设备上的读数据。控制信息、读数据和写数据可以通过 布置在第一存储器模块上的集成电路缓冲器设备,来在第一和第二 信号路径之间传送。

在其他实施方式之中,用于操作具有存储器模块层级的存储器 系统的方法包括:在第一层级中缓冲/高速缓存已经存储在第二层级 中的写数据的块。然后,响应于控制信号,该写数据的块可以通过 将高速缓存至第一层级中的写数据的块传送到第二层级中而被重写 (或刷新/恢复)。来自于第二层级的读数据可以以块的形式传送到 第一层级,同时控制器访问存储(读数据或写数据)在第一层级中 的数据。可以将写数据重映射到层级中的不同存储器位置,以分散 并最小化写耐久性。将被存储在第二层级中的写数据可以存储在第 一层级中,并且由控制器读取,同时写数据的块从第一层级传送并 且存储在第二层级中。将被存储在第二层级中的写数据可以被重映 射,并且存储在第一层级中,或在检测到有缺陷的存储器位置时存 储在第一层级中的不同位置。

图1示出了全缓冲存储器系统100的一个实施方式,该存储器 系统100采用存储器控制器110、第一存储器模块118形式的存储器 设备的第一集合、以及第二存储器模块120形式的存储器设备的第 二集合。点到点串行链接140a、140b和150a、150b形式的各个上 游和下游信号路径以菊花链式配置将控制器耦合至存储器模块。时 钟源130将系统时钟信号分发到控制器和存储器模块。

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