[发明专利]高频计数器

说明书

技术领域

本发明涉及一种收发机、接收机模块、计算机程序产品、和用于补 偿收发机中的频率相关延迟的方法。

背景技术

在通信系统中，频率合成器可被用于频率转换。近来，锁相环(PLL) 电路的全数字实现方式(例如，实现了频率合成器)已经得到了众多关 注。这种全数字实现方式的例子例如在R.B.Staszewski等人， “All-Digital Tx Frequency synthesizer and Discrete-time Receiver  for Bluetooth Radio in 130-nm CMOS”，IEEE Journal of solid- state circuits，2004年12月，和N.Da Dalt等人“A compact Trriple -Band Low-Jitter Digital LC PLL With Programmable Coil in 130-nm  CMOS”，IEEE.Journal of solid-State Circuits，2005年7月中进行了 描述。在这种PLL中，相位检测器是数字构件块，即，其输出信号可被 用作时间和幅度离散量，其允许使用数字环路滤波器。这具有几个优点， 诸如更低的环路滤波器面积(即，更低的芯片成本)、对新技术的简化 的便携性、PLL带宽的灵活性、更快的锁定时间、和可能的输出频谱精确 度改善。

图2示出了全数字PLL电路的示例的通用框图。数控振荡器(DCO) 70输出期望的频率N*Fref，其是输入基准频率Fref的N倍。通过基准 频率Fref计时的数字环路滤波器60产生了用于DCO 70的频率控制字。

为了能够使用简单的相位检测器(诸如bang-bang相位检测器)，需 要某种形式的频率检测以避免锁定错误的输出频率。这是由图2中的计 数器20、32提供的。高速+1计数器32通过DCO输出N*Fref来计时，并 且实际上被用作范围大于±360度的相位检测器范围取决于计数器中的 位数)，该相位检测器作为相位累加器也是已知的。因为该累加器仅由 于振荡器边沿而改变值，因此相位累加器具有范围在士1个振荡器周期 内的量化误差。+1计数器32的输出由寄存器40在较低的基准频率Fref 采样，并且被从+N计数器20的输出减去，所述+N计数器20具有与N个 振荡器周期相对应的量化步骤，并且通过基准频率Fref来计时。连同相 位检测器(PD)10，可在正确的频率下(由于相位累加器，即，+1计数 器32)实现精确的相位锁(由于在PD10进行的精细相位检测操作)。

然而，当尝试在高输入(振荡器)频率N*Fref下使用+1计数器32 时，会遇到问题。如果同步的+1计数器32被使用(即，全部内部触发器 通过振荡器频率N*Fref来计时)，该同步的+1计数器32具有足够的位 以保证锁定正确的频率，则存在长内部环路以处理内部进位信号，这限 制了操作速度。而且，这种计数器的功耗会比较高。

另一方面，如果异步计数器拓扑(其中，例如，在纹波计数器中， 全部内部触发器在不同时刻改变状态)被用于克服这些问题，则会面对 另一问题。因为PLL基准信号在某个确定的时刻将完整的计数器输出采 样来作为一个单个值，因此异步计数器中的第一触发器可能具有已经改 变的值，同时，其它触发器不具有已经改变的值，由于内部触发器延迟， 因此使得从计数器中读出完全错误的值，并且使得在错误的方向上控制 PLL。以下，该现象将被称作“毛刺”。

图3示出了异步3位计数器(即，3位纹波计数器)的示意性框图， 该异步3位计数器由3个反转触发器电路320-322构成，反转触发器电 路320-322在它们的输入时钟的每个下降沿改变它们的状态(即，反转)。 当然，触发器电路还可被设计来在上升沿改变状态。振荡器频率Fosc被 提供给第一触发器电路320的时钟输入端。由于该计数器的异步特性， 第一触发器电路320的输出S0被提供给第二触发器电路321的时钟输入 端，并且第二触发器电路321的输出S1被提供给具有输出S2的第三触 发器电路322的时钟输入端。