[发明专利]不需要外部控制的采用数字相位锁定的时钟提取设备

说明书

本发明涉及时钟提取设备，尤其是涉及从称为接收到的信号的基带串 行信号提取时钟和数字数据的设备，所述接收到的信号表示数字数据并使 用具有至少基本上相应于标称频率fn的时钟位频率fsr的时钟信号编码。

在很多应用中，且特别是在相应于非常高的流量(高于500Mbits/s， 可能高于10Gbits/s，对于SONET OC-768和SDH STM-256标准可能一直 高到40Gbits/s且在未来可能非常大地超过这些值)的非常高的频率的领域 (标称频率fn高于500MHz，可能高于10GHz，目前可能一直高到40GHz 且在未来甚至非常大地超过这些值)中，在基带串行链路传输信道(其实 现技术可为任何一种：电子、光学、射频等)上传输合并与时钟信号混合 的数字数据的信号，以便避免必须在两个不同的信道上传输这两种信息。 这允许避免信号路径长度的任何繁杂的配对。使用这样的信号，在接收器 级，必须一方面从具有模拟性质的接收到的信号提取数字数据值，而另一 方面提取相应于这些数据的时钟信号。为了获得数据值，从预先提取自数 据的时钟信号对接收到的信号采样。

用于实现这样的时钟和数据提取设备的更常用的解决方案在于使用包 括称为PLL的至少一个锁相环的电路，锁相环在产生相应于接收到的信号 的上升沿和下降沿的脉冲的电路的输出处主要包括相位比较器，相位比较 器通过环路滤波器向称为VCO的压控振荡器发送设定点信号。VCO向判 决触发电路提供内部时钟信号，判决触发电路组成从接收到的信号提取数 据的采样电路。使用弛张振荡器或LC网络振荡器、相位/频率比较器和高 频数字分频器的这些传统PLL电路具有各种缺点。它们与极高流量的连接 不相容；需要外部频率参考；需要通过必须出现在接收到的信号中的数据 前同步码在启动时同步，这在某些应用中是不可接受的；表现出对功能和 实现的优化的复杂性、必须考虑的很多相互依赖和矛盾的参数，尤其是在 涉及相位/频率比较器电路的方面；具有非常大的能量损耗；其模拟实现强 烈地依赖于所实现的半导体器件的制造技术等。因此，用于实现时钟提取 功能的PLL电路的实现方法需要拥有相当多的经验和相当多的技能的模拟 电路专家的介入，且另一方面，需要重要的发展时期在技术的每次发展时 定期重复，从在工业规模上目前的使用限制的观点来看，这不是可接受的。

用于实现时钟提取的另一已知的解决方案基于称为DLL的延时锁相环 的使用。然而这些电路就涉及接收到的信号而言需要特定的代码，其特别 具有用于形成每个词中的基准转换的开始位和结束位(这减小了数据可达 到的最大传输频率，一般对于8位有效数据和代码例如8B/12B减小了 33％)。此外，恢复的数据表现出可能导致不可忽略的误码率的相对明显的 相移(抖动)。这样的DLL电路也对接收到的信号上的噪声非常敏感。最 后，通过数字部件实现的该技术很难与非常高的传输速度相容。

FR 2838265提出了一种解决方案，其在于使用注入振荡器，即，注入 锁定到在开环电路中接收到的信号的边沿的频率上的振荡器。为了完成此， 注入振荡器是使用MOS晶体管的耦合对的负电阻振荡器，并接收在接收到 的信号的时钟位频率fsr处计时的同步脉冲信号，该脉冲信号由同步脉冲发 生器发出。如果脉冲信号的频率在其工作范围，即，锁定范围内，则具有 自由时钟频率fos的该注入锁定振荡器可自行对脉冲信号进行锁定。因此提 供了时钟信号，其频率确切地相应于时钟位频率fsr。

然而，接着提出的问题也确保振荡器所提供的时钟信号相对于接收到 的信号在相位上同步。由于这个原因，我们知道由振荡器引起的相移与振 荡器的输入处的信号的频率和振荡器的本征频率fos之间的差异成比例。因 此，可考虑在设计电路时根据接收到的信号的时钟位频率fsr来调节振荡器 的本征频率的值。但该解决方案在该时钟位频率fsr的值正好不是精确地已 知的方面保持不完善(这构成需要在接收器中存在时钟提取电路的主要的 初始技术问题)。此外，它在任何情况下需要对每个应用调节电路。如果这 样的调节在实验室原型的背景下是可接受的，则在这样的电路的大部分工 业应用中是不可接受的。

FR 2838265提出了通过设想判决逻辑来解决相移的问题，以在根据不 同的偏移时间偏移的多个采样触发电路所提供的不同值中选择关于接收时 钟信号的脉冲的一个值。在实践中证实，该解决方案不是在所有情况下都 真正有效。